Устройство для приближенного вычисления обратной величины нормализованной двоичной дроби

ОЮЗ СОВЕТСНИ ЯИАЛИСТИЧЕСН УБЛИН 9) 111) 06 Г 1 7 5 ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ хническии инсти.Полин, стеренк тельство СССРГ 7/52, 1983.льство СССР24,Об Г 7/52, 198 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЫТИ(56) Авторское свидеР 1125623, кл, С 06Авторское свидетпо заявке Р 4023215кл, С 06 Г 11/10, С 54) УСТРОЙСТВО ДЛЯ ПРИБЛИЖЕННОГО ВЫИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ НОРМАЛИОВАННОЙ ДВОИЧНОЙ ДРОБИ(57) Изобретение относится к арифметическим устройства с контролем цифровых вычислительных машин, позволяет вычислять, контролировать и исправлять приближенные значения обратной величины нормализованной двоичной дроби, Цель изобретения - повышение надежности. Поставленная цельдостигается тем, что устройство, содержащее регистр 1 аргумента, регистр2 контрольного кода, вычитатели 5 и7, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6,элемент И-НЕ 8, элемент ИЛИ-НЕ 9,узел 11 свертки по модулю три и схему 13 сравнения, содержит. элементНЕ 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4,группу элементов ИСКЛЮЧАВШЕЕ ИЛИ 10и триггер 12 с соответствующими связями, 1 ил,14256Изобретение относится к вычислительной технике и может быть использовано при. создании арифметическихустройств вычислительных машин,Цель изобретения - повьппение надежности устройства,На чертеже представлена схема устройства для приближенного вычисленияобратной величины нормализованнойдроичной дроби,Устройство содержит регистр 1 аргумента, регистр 2 контрольного кода, элемент НЕ 3, элемент ИСКЛЮЧАЮ 1 ЕЕ ИЛИ 4, первый вычитатель 5, пер,вую группу элементов ИСКЛ 10 ЧАК 61 ЕЕИЛИ 6, второй вычитатель 7, элементИ-НЕ 8, элемент ИЛИ-НЕ 9, вторую груп.пу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10,узел 1 свертки по модулю три, триг Огер 12, схему 13 сравнения, вход 14аргумента устройства, синхровход 15устройства, вход 16 контрольного ко да устройства, информационный выходустройства 17 и контрольный выход 18 25устройства,Повторное вычислениеобратной величины нормализованной двоичной дроби производится в устройстве на значениях сигналов, инверсных тем, накоторых было обнаружено неправильное, функционирование устройства, Этообеспечивает нечувствительность пов торного вычисления к неисправностиустройства и приводит к исправлениюнеправильного результата.Устройство работает следующим образом,В начале такта в регистр 1 аргу,мента и в регистр 2 контрольного ко 40да заносится прямой код нормализованной двоичной дроби (начиная с второго старшего разряда) и его контрольный код соответственно, причем вчетные разряды регистра 1 аргументазаписывается прямое значениИ кода, ав нечетные разряды - инверсное. значение кода. В первый и второй разряды регистра 1 аргумента заносятсясоответственно значения логических"О" и "1", что определяет инверсноеи прямое значения старшего разрядакода нормализованной дроби, Контрольный код аргумента определяЕтся какрезультат свертки по числовому модулю три кода двоичной дроби, если количество его разрядов п нечетно Причетном контрольный код определяетсякак результат свертки по модулю три 78 2(п)-х младших разрядов кода двоичной дроби. Запись в регистры 1 и 2осуществляется по синхросигналам,тактирующим работу устройства. Синхросигналы поступают на синхровходырегистров 1 и 2, а также на синхровход триггера 12 через синхровход 15уст 3)ойства.С выхода второго разряда регистра1 аргумента снимается единичное значение, которое подается на первый,второй и седьмой разряды входа уменьшаемого и второй разряд входа вычитаемого первого вычитателя 5. Крометого, это единичное значение посту"пает на входы заема первого 5,и второго 7 вычитателей и на вход элемента НЕ 3, с выхода которого нулевоезначение поступает на разряды с третьего по шестой и с восьмого по (и ++ 2)-й входа уменьшаемого и на первый разряд входа вычитаемого первоговычитателя 5, а также на разряды спервого по четвертый входа вычитаемого второго вычитателя 7. При этомна входе уменьшаемого первого вычитателя 5 формируется код константы3+2 ,С выходов четных разрядов регистра 1 аргумента прямой код двоичнойдроби, сдвинутый на один разряд всторону старших разрядов, поступаетна первый вычитатель 5, где вычитается из постоянной величины 3+2Разряды кода аргумента с третьегопо п-й поступают с выходов регистра1 аргумента также на первые входыпервой группы элементов ИСКЛЮЧАЮЩЕЕИЛИ 6-1, 6-2.6-(и). На вторые входы этих элементов через элемент 4 подается второй разряд кодааргумента, имеющий вес 2 , Принулевом значении разрядакод спервых входов элементов 6-1, 6-26-(и) транслируется на их выходыбез изменения, а при единичном значении - код инвертируется, Полученный кодс выходов первой группыэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6-1, 6-2,6-(и) поступает на вход вычитаемого вычитателя 7, на вход уменьшаемого которого поступает код разности с выхода первого вычитателя5, Таким образом, на выходе вычитателя 7 формируется приближенное значение обратной величины нормализованной двоичной дроби, определяемоепо формулет =. (3 + 2 - 2 Х) - 8, в интервале 0,5 "- Х1, (1)Х - 2 , если 0,5Х к 0,75, где о= 1 - (Х + 2 ), если 0,756 Х с 1,С выхода второго вычитателя 7 код обратной величины нормализованной двоичной дроби поступает беэ изменения через элементы ИСКЛЮЧАКП(ЕЕ ИЛИ 10-1, 10-2, , 10-(и+2) второй группы на выход 17 устройства,Узлы 2, 8, 9, 11 и 13 обеспечивают контроль вычисления обратной величины нормализованной дроби. В основу контроля положены соотношения, имеющие место в приближенной формуле между посчитанными по ней значениями и их делимостью на три, Остатки от деления на три "1" и "2" кодируются соответственно 01 и 10, остаток 0 имеет два представления 00 и 11На интервале 0,5Х "- 0,75 формула (1) имеет вид У=З-ЗХ+2 +2 Учитывая, что для нечетных значе, ний К 2"пюй 3 = 2,2 шой 3 = -1, Утпос 1 3 = 1На интервале 0,75 й Х к 1 формула (1) имеет вид 7=2-Х+2 +2 При нечетном и отпой 3 = -Хтаод 3. При четном и, учитывая, что для четных значений 2"шой 3 = 1, Гф отпой 3 = -(Х - 2)тпой 3. Величина (Х)пюст 3 может быть определена как результат свертки по модулю три (и)-х младших разрядов кода Х нормализованной двоичной дроби,Таким образом, определяется контрольный код, записываемый в регистр 2 контрольного кода при четном и. Если и нечетно, то в качестве контрольного кода выступает результат свертки по модулю три всего кода Х, 55 аргумента (ранее записанный по нечетным разрядам регистра 1). На выходе триггера 12 с приходом синхроимпульса устанавливается единичное значение,Весовые функции первого и второгоразрядов контрольного кода равны со(ответственно 2 тпой 3 = 1 и 2 пюй 3= -1, т,е, равны по величине и противоположны по знаку,При нулевом значении поправкивыходы элементов 8 и 9 принимают соответственно значения 1 и 0", что10 соответствует коду 1 пюй 3 = 1 наинтервале 0,5Х0,75. При едичичном значении разрядаэлементы 8и 9 инвертируют значения разрядовконтрольного кода, т.е. с их выходов снимается код 1 тпод 3 = -Хтпос 1 3или ттпой 3 = в (Х)тпос З,определяемыкна интервале 0,75 : Х1.С выходов элементов 8 и 9 кодУтпост 3 поступает на вход первого числа схемы 13 сравненияНа вход второго числа схемы 13 сравнения поступает результат свертки приближенногозначения У, формируемый узлом 11свертки по модулю три, Сравнение ука 25 занных кодов приводит к определениюна выходе 10 устройства сигнала контроля, принимающего нулевое значениепри правильном функционировании устройства. Единичное значение указывает на неисправность устройства.Узлы 10-1, 10-2, , 10-(и+2) и12, а также регистр 1 аргумента используются для исправления результата на выходе 17 устройства при установлении факта его неправильного35,: функционирования. В этом случае выход схемы 13 сравнения принимает еди.ничное значение, которое кроме выдачи на контрольный выход 18 устройст 40 ва поступает также на информационныйвход триггера 12, на вход режима регистра 1 аргумента и вход блокировкизаписи регистра 2 контрольного кода.При этом в регистре 2.контрольногокода блокируется запись нового конт рольного кода, которая производитсяв начале каждого такта по синхросигналам при нулевом значении на входеблокировки записи. В регистре 1 аргумента режим записи изменяется на режим сдвига и с приходом синхроимпульса происходит сдвиг информации на одну позицию, в результате чего на выходе четных разрядов регистра 1 аргумента появляется инверсный кодкоторое поступает на вторые входыэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10-1, 10-2,10-(и+2) группы, а также элемента 4, обеспечивая инвертированиена выходах этих элементов сигналов,поступающих на их первые входы,Появление инверсного значения ар, гумента на выходах четных разрядоврегистра 1 приводит к установлению 10на всех входах и выходах первого 5и второго 7 вычитателей значенийсигналов, инверсных по отношению к, значениям, которые должны были принимать эти сигналы на предыдущем так,те, отмеченном неправильным функционированием устройства. На выходе вто, рого разряда регистра 1 аргумента. и, выходе элемента НЕ 3 устанавливаются, значения, которые изменяют на инверс, ные значения сигналов на входах зае,ма первого 5 и второго 7 вычитателей,на всех разрядах входа уменьшаемогои двух старших разрядах входа вычи таемого первого вычитателя 5, а такжена четырех старших разрядах входа вычитаемого вычитателя 7. На младшиеразряды входа вычитаемого вычитателя5 и на первые входы элементов ИСКЛЮЧА 10 ЩЕЕ ИЛИ 6-1, 6-2.6-(и)группы поступают непосредственно разряды инверсного значения аргумента,Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 неизменяет прямого значения разрядапоскольку этот разряд подвергается двойному инвертированию сначалаЪпри сдвиге регистра аргумента 1, азатем на элементе 4, Под действиемпрямого значения разряда " инверсный код (и)-х младших разрядов аргумента транслируется через элементыИСКЛЮЧАЗХЕЕ ИЛИ 6 первой группы (безизменения или с инвертированием - всоответствии с правилом трансляциикода на предыдущем такте) ипоступает на (и)-х младших разрядов входа вычитаемого второго вычитателя 7,При обработке прямого значенияаргумента на входы заема первого 5и второго 7 вычитателей поступает еди.ничное значение, обеспечивающее выполнение операции вычитания в дополнительном коде, При обработке инверсного значения аргумента на всех входах первого вычитателя 5 сигналы меняют свои значения на инверсные, чтоприводит к выработке на выходах первого вычитателя 5 кода, инверсного по отношению к коду, который должен был быть получен на предыдущем такте, Зтот код, в свою очередь, обеспечит установление инверсных значений на разрядах входа уменьшаемого второго вычитателя 7 и соответственно на его выходе, Далее код с выхода второго вычитателя 7 инвертируется на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 10-1, 10-2.10-(и+2) второй группы и полученный результат обратной величины нормализованной двоичной дроби поступает на выход 17 устройства.Узлы 2, 8 и 9, выполняющие контроль под действием неизменяющегося прямого значения разрядавычисляют на входах первого числа схемы 13 сравнения прежнее значение кода Ушой 3, На вход второго числа схемы 13 сравнения поступает результат свертки по модулю три вновь подсчитанной обратной величины нормализованной двоичной дроби. Схема 13 сравнения определяет новое значение сигнала контроля.Формула изобретенияУстройство для приближенного вычисления обратной величины нормализованной двоичной дроби, содержащее регистр аргумента, первый и второй вычитатели, регистр контрольного кода, первую группу из (и)-х элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, узел свертки по модулю три, элемент И - НЕ, элемент ИЛИ-НЕ и схему сравнения, причем вход 1-го разряда аргумента устройства соединен с информационным входом 2-го разряда регистра аргумента= 2 п, п - количество разрядов аргумента), выход 2 х-го разряда регистра аргумента соединен с входом (+1)-го разряда вычитаемого первого вычитателя, выход 2 К-го разряда регистра аргумента (К = Зп) соединен с первым входом (К)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход которого соединен с входом (К+2)-го разряда вычитаемого второго вычитателя, вторые входы элементов ИСКЛЮЧА 1 ОЩЕЕ ИЛИ первой группы объединены между собой, входы первого, второго и седьмого разрядов уменьшаемого и вход второго разряда вычитаемого первого вычитателя объединены между собой, входы разрядов с третьего по шестой и с восьмого по (и+2) -й уменьшаемого первого вычитателя, входы пеового1425678 Составитель А.КлюевТехред А. Кравчук Редактор А.Козориз Корректор В.Романенко Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д, 4/5 Заказ 4771/47 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 и (и+2) -го разрядов вычитаемого первого вычитателя, а также входы четырех старших разрядов вычитаемого второго вычитателя объединены между собой, выход первого вычитателя соединен с входом уменьшаемого второго вычитателя, информационный выход устройства соединен с входом узла свертки по модулю три, входконтрольного ко О да устройства соединен с информационным входом регистра контрольного хода, первый вход элемента И - НЕ соединен с инверсным первым входом элемента ИЛИ-БЕ и с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выходы первого и второго разрядов, регистра контрольного хода соединены соответственно с вторыми входами элементов И-НЕ и ИЛИ-НЕ, вы ходы которых соединены с входом пер. вого числа схемы сравнения, вход второго числа которой соединен с выходом узла свертки по модулю три, выход схемы сравнения является конт рольным выходом устройства, синхровход которого соединен с входами синхронизации регистра аргумента ирегистра контрольного кода, о т л ич а ю щ е е с я тем; что, с целью 30 повышения надежности, оно содержит элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер и вторую группу из (и+2)-х элементов ИСКЛЮЧАК 91 ЕЕ ИЛИ, причем информационный вход 2-го разряда регистра аргумента соединен с инверсным информационным входом (2 ь.-1)-горазряда регистра аргумента, информационные входы первого и второго разрядов которого соединены соответственно с входами логического нуля илогической единицы устройства, выходвторого разряда регистра аргументасоединен с входами заема первого ивторого вычитателей, с входом первого разряда уменьшаемого первого вычитателя и с входом элемента НЕ,выходкоторого соединен с входом первогоразряда вычитаемого первого вычитателя, выходы схемы сравнения соединены с входом блокировки записи регистра контрольного кода, со входомзадания режима регистра аргумента ис информационным входом триггера,вход синхронизации которого соединенс синхровходом устройства, выход четвертого разряда регистра аргументасоединен с первым входом элементаИСКЛЮЧАЛЕЕ ИЛИ, выход которого соединен с вторьпчи входами элементовИСКЛЮЧАК 1 ЕЕ ИЛИ первой группы, выходы разрядов второго вычитателя соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИвторой группы, вторые входы которыхобъединены и подключены к второмувходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и квыходу триггера, выходы элементовИСКЛЮЧАКВЕЕ ИЛИ второй группы являются июформационным выходом устройства.