Устройство для деления чисел с фиксированной запятой

Номер патента: 1417009

Авторы: Бобровский, Галабурда, Ильин, Козлов, Лачугин

ZIP архив

Текст

Изобретение Ьтйосится к вычислительной технике и может быть использовано при создании специа.иэированных систем переработки информации.Целью изобретения является сокращение аппаратурных затрат.На фиг. 1 изображена схема устройства для деления чисел с фиксированной запятой (для Р = 3), нафиг. 2 - временная диаграмма поступления тактовых импульсов на входыустройства (для Р = 3, где Р - количество формируемых разрядов частного),Устройство содержит сумматоррегистры делимого 2, делителя 3,частного 4, блок 5 элементов И, элемент ИЛИ 6, элемент И 7, счетчик 8,мультиплексоры 9 и 10, блок 11 памяти, элемент 12 задержки, блок 13элементов ИЛИ, блок 14 элементов И,группу регистров 5 кратных делителя,вход 16 делителя устройства, вход 17делимого устройства, входы 18 и 19константы устройства, тактовые входы 20-24 устройства, группу тактовыхвходов 25.1-25,3 устройства, выход26 частотного устройства, младшиеразряды 27 регистра 4 частотного,знаковый разряд 28 сумматора 1,старшие разрядысумматора 1, старшие разряды 30 регистра 3 делителя,В устройстве действия производятся над числами с запятой, фиксированной перед старшим разрядом, Делитель нормирован, и выполняются условия У0,5, Х У, где Х - делимое (остаток), У - делитель.Предварительно для всех комбинаций, усеченных до Р+2)-х старших разрядов, остатка Х и делителя У получают частное Е. Частичное частное Е получают от Е путем усеченияоего до Р старших разрядов с предварительным добавлением в (Р+1)-й отбрасываемый разряд единицы.Абсолютная ошибка определениячастичного частного равнаХ Р Х+6 Хуь уогде 0 сХ 2, Ос йУ 2Численное значение ошибки определяется выражением672 (2)Е Для получения и-разрядного частного цикл деления повторяем п/Р раз,Устройство работает следующим образом,В исходном положении устройства всумматоре 1 и регистре 3 делителяц находится значение делителя У, в регистре 2 деллимого - значение делимого Х.В зависимости от кода, поступающего на управляющий вход первого муль45типлексора 9, выбор информационноговхода с передачей сигналов на выходпроизводится согласНр табл. 1 соответствия (см. пример для Р = 3 втабл, 1), где КУ (К = 1,2. ,2 -1)- инвертированное значение КУ, включаязнаковый разряд.В (2 Р+2)-разрядных ячейках блока1 памяти по адресам Х , Х,и (Х --У,)У. хранится предварительно сформированная информация в виде, показанном в табл 2.Во второй и четвертой графахтабл. 2 соответственно расположенР-разрядный код частичного частного Из формулы (2) следует, что час; тичное частное, полученное таким образом, равно его точному значению или больше на единицу младшего разряда.На этапе получения частичных разрядов Е для соответствующих Х У получают отрицательный остаток Х -У Ро 0и разность 2 - Е. 1 О В блок памяти по адресам Х, У записывают соответствующие частичные частные Е, а по адресам,(Х - У, ),ф разности (2 - Е 0)Перед циклом деления формируются 5 и записываются на выполненные регистры значения частичных сумм делителя (ЗУ, 5 У, 7 У (2 - 1)У).При этом цикл деления описываетсяследующим алгоритмом. 20 На основе анализа (Р+2)-х старших разрядов остатка делителя и знака остатка определяется Р-разрядное частичное частное Е (1 - номер цикла),Определяется остаток 25 2 -Е,У, еслих ъО, (3)Р Х, 1 Х;2 + (2 - Е;)7, если Х;с О,Корректируются значения частичного частного 30 Е, если Х, О,р (4)Е - 2 , если Х;О.тся следующим 2 и разности (2 -2,), а в первойои третьей графах - признак. На входах 18 и 19 устройства установлены соответственно константы 1010 и 0000б для (Р= 3).Подготовка устройства к выполнению деления происходит следующим образом.По сигналу с входа 20 значение с входа 18 через блок 5 элементов И и блок 3 элементов ИЛИ поступает на управляющий вход мультиплексора 9 (фиг. 2), По указанному значению (см. табл. 1) кратное двум делителя 27 15 с регистра 3 делителя поступает на информационный вход сумматора 1. По этому же сигналу производится сложение содержимого сумматорас кратным делителем 21. 20По сигналу с входа 25.1, поступаю- . щему на управляющий вход первого регистра 15 кратных делителя, содержимое сумматора., 1, равное ЗУ, заносится на данный регистр, 25Аналогично по сигналам с входов 20, 25,2 и 20, 25.3 на втором и третьем регистрах 15 кратных делителя формируется соответственно значения 5 У и 7 У; Далее согласно временной диа- ЗО грамме (фиг. 2) возникает сигнал на нходе 24, по которому производится об.нуление сумматора 1, По сигналу с входа 21 значение с входа 19 проходит через блок 14 элементов И и блок 13 элементов ИЛИ на управляющий вход мультиплексора 9.По нему (см. табл. 1) содержимое регистра 2 делимого через мультиплексор 9 поступает на информационный вход сумматора 1 и 4 О заносится н него.Деление производиобразом.Для определения п цифр частного выполняется и/Р одинаковых циклов деле ния. В первом такте каждого цикла .(по сигналу с входа 22) производится сдвиг влево на Р разрядов содержимого регистра 4 .частного, считывание из блока 11 памяти частичного частного 2. и разности 2 - 2 с соотРнетствующими признаками в соответствии с адресом, состоящим из (Р+2)-х старших разрядов остатка (содержимое сумматора 1), знакового разряда,остатка, (Р+2)-х старших разрядов делителя (регистр делителя 3), занесение на счетчик 8 с выхода блока 11 памяти частичного частного 2 , атакже формирование кодл нд управляющем входе первого мультиплексорд 9, поступающего в зависимости от значения сигнала на управляющем входе второго мультиплексора О с одного из входов блока 11 памяти н виде кода, состоящего из значения 2 с признаком "О" или в виде коцд, состоящего из разности 2 - 2, с признаком ".", через цепи второго мультиплексора 10 и блок 13 элементов ИЛИ. В соответствии с кодом на управляющем входе первого мультиплексора 9 на информационный вход сумматора 1 в соответствии с табл.подается соответствующий код кратного делителя КУ или КУКроме того, производится сложение содержимого сумматора 1 с соответствующим кодом кратного делителя (формируется очередной остаток Х ).Во втором такте каждого цикла (по сигналу с входа 23) производится сдвиг влево мантиссы остатка на сумматоре 1, коррекция частичного частного 2 на счетчике 8 по правилу: 2 о 1) если остаток Х ( О,2 о фа также запись сктичного частного27 регистра 4 час- Оэ таток рректиронанного час,н младшие разрядыного,рмула изобретения Устроиство для деления чисел с фиксированной запятой, содержащее сумматор, регистры делимого, делителя и частного, два блока элементов И, элемент И, счетчик, блок памяти и блок элементов ИЛИ, причем входы делимого и делителя устройства соединены соответственно с входами регистров делимого и делителя, первый и второй тактовые входы устройства соединены .соответственно с первыми входами первого и второго блоков элементов И, выходы которых соединены соответственно с первым и вторым входами блока элементов ИЛИ, третий тактовый вход устройства соединен с входом разрешения сдви. га регистра частного и с входом рдзрешения записи счетчика, четвертый тдктовый вход устройства соединен с входом разрешения сдвига суммдторд, выход знакового разряда которого соедцнен с перным входом элемента И, выходы (Р+2)-х (Р - количество формируемых1417009 Код на управляющевходе в двоичнойсистеме Х О О О О 21 О 77 О 0 разрядов частного) старших разрядов сумматора и регистра делителя соедине иы соответственно с первым и вторым адресными входами блока памяти, пер.вый выход которого соединен с информационным входом счетчика, выход ко" ,торого соединен с информационным вхо;:дом Р младших разрядов регистра частного, выход которого является выходом ,частного устройства, о т л и ч а ю - щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содер" жит два мультиплексора, элемент ИЛИ,Р- элемент задержки и группу из 2 - 1 : регистров кратных делителя, причемпервый и второй тактовые входы уст ройства соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с вхо дом разрешения сложения сумматора, вход обнуления которого соединен с пятым тактовым входом устройства, третий тактовый вход которого соединен с третьим входом элемента ИЛИ и, с входом разрешения чтения блока па- мятИ, четвертый тактовый вход устройства соединен с вторым входом элемента И и через элемент задержки - с входом разрешения приема регистра частного, выход элемента И соединен с входом разрешения вычитания счетчика, вход делителя устройства соединен с установочным входом сумматора, информационный входкоторого соединен с выходом первогомультиплексора, управляющий вход которого соединен с выходом блока элементов ИЛИ, третий вход которогосоединен с выходом второго мульти плексора, первый и второй информационные входы которого соединенысоответственно с первым и вторымвыходами блока памяти, третий адресный вход которого соединен с управ ляющим входом второго мультиплексора и с выходом знакового разрядасумматора, выход которого соединен .с информационными входами регистровкратных делителя группы, входы разре шения приема которых соединены ссоответствующими тактовыми входамигруппы устройства, первый и второйвходы константы которого соединенысоответственно с вторыми входами 2 б первого и второго блоков элементов И,выход регистра делимого, прямой иинверсный выход регистра делителя,прямые и инверсные выходы регистровкратных делителя группы соединены ЗО соответственно с информационнымивходами первого мультиплексо -ра.Т а б л и ц а 1141009 Продолжение табл. 1 1 0 1 1 1 1 О1 1 1 Та блица 2 2 выход 12 3 4 Р2 - Е 0 Составитель А. КлюевТехред Л.Олийнык Редактор Е. Копч Бутяга орректо Заказ 4067/48 Тираж 704 Подписн ВНИИПИ Государственного комитета СССР по делам изобретений и открытий3035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4

Смотреть

Заявка

4160042, 12.12.1986

ВОЕННЫЙ ИНЖЕНЕРНЫЙ КРАСНОЗНАМЕННЫЙ ИНСТИТУТ ИМ. А. Ф. МОЖАЙСКОГО

ГАЛАБУРДА ИЛЬЯ ПЕТРОВИЧ, БОБРОВСКИЙ АЛЕКСЕЙ ИВАНОВИЧ, ИЛЬИН ПЕТР ВИКТОРОВИЧ, КОЗЛОВ ЕВГЕНИЙ ПАВЛОВИЧ, ЛАЧУГИН ВЛАДИМИР ПЕТРОВИЧ

МПК / Метки

МПК: G06F 7/52

Метки: деления, запятой, фиксированной, чисел

Опубликовано: 15.08.1988

Код ссылки

<a href="https://patents.su/5-1417009-ustrojjstvo-dlya-deleniya-chisel-s-fiksirovannojj-zapyatojj.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для деления чисел с фиксированной запятой</a>

Похожие патенты