Арифметическое устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИН А 9) 4 С 06 Р 7/3 НИ 1 4 ЕЛЬСТВ ействычис длага-, тиконор- обще- гист- мультимятийу щогиаГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ИСАНИЕ ИЗО АВТОРСКОМУ СИИ(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть .использовано при построении быстродей" ствующих операционных устройств цифровых вычислительных машин. Цель изобретения - повышение быстродвия за счет сокращения времениления элементарных функций, Премое устройство содержит арифмлогический блок 1, умножительмализатор 3, два регистра 4, 5го назначения, два буферных рера 6, 7, шинный коммутатор 8,плексор 9, регистр-счетчик 10са памяти и блок 11 постояннойс соответствующими связями. Усство с высоким быстродействиемществляет выполнение арифметикческих операций над операндамиданными в двоичной форме. 1 ил1363186 2блока 1, умножителя 2, нормализатора 3, регистра-счетчика 1 О адресапамяти, блока 11 постоянной памяти и управляющие входы шинного коммутатора 8 и мультиплексора 9 соединены соответственно с управляющейшиной 22 устройства,Устройство работает следующимобразом,Выполнение операции сложения,Эта операция выполняется арифметикологическим блоком 1, Операция начинается с записи исходных операндовв буферные регистры 6 и 7. В регистры 6 и 7 операнды могут быть записаны через шинный коммутатор 8 изрегистров 4 и 5 либо из блока 11постоянной памяти, для чего по соответствующим линиям управляющей шины 22 подаются соответствующие адреса регистров и команды управленияшинным коммутатором 8. Одновременнопо соответствующим линиям управляю"щей шины 22 на арифметико-логичес"кий блок 1 подается код операций,например операции суммирования.Через такт работы устройства на выходы арифметико-логического блока 1устанавливается значение суммы, Этотрезультат может быть выбран из устройства по информационной шине 12либо записан в регистры 4 и 5, приэтом по управляющей шине 22 подаютсясоответствующие управляющие сигналы.Выполнение операции умножения.,Эта операция выполняется умножителем 2, Сомножители записываются вбуферные регистры 5 и 7, отсюда поинформационным шинам 20 и 21 поступают на входы умножителя. Старшая имладшая части произведения хранятсяв соответствующих внутреиних регистрах умножителя 2 и могут быть считаны поочередно на информационную шину12, для чего по шине 22 управленияподается соответствующий код операциие Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих операционных устройств цифровыхвычислительных машин11 ель изобретения- повышение быстродействия за счет сокращения времени вычисления элементарных функций. 1 ОНа чертеже представлена функциональная схема арифметического устройства.Устройство содержит арифметикологический блок 1, умножитель 2,нормализатор 3, первый и второйрегистры 4 и 5 общегоназначения,первый и второй буферные регистры6 и 7, шинный коммутатор 8, мультиплексор 9, регистр-счетчик 10 адреса памяти, блок 11 постояннойпамяти, информационную шину 12,соединенную соответственно с выходами арифметико-логического блока 1,умножителя 2, нормализатора 3, информационными входами регистров4 и 5 общего назначения и с управляющим выходом регистра-счетчика 10адреса памяти, выход 13 регистра 4общего назначения соединен с первыми информационными входами мультиплексора 9 и шинного коммутатора 8,выход 14 регистра 5 общего назначения соединен со вторыми информационными входами шинного коммутатора8 и мультиплексора 9, выход 15 которого соединен с инФормационнымвходом регистра-счетчика 10 адресапамяти, адресный выход 16 которогосоединен с адресным входом блока 11 4 Опостоянной памяти, информационный вы,ход 17 которого соединен с третьиминформационным входом шинного коммутатора 8, первый выход 18 которогосоединен с информационным входом 45первого буферного регистра 6, второй выход 19 шинного коммутатора 8соединен с информационным входомвторого буферного регистра 7, выход20 первого буферного регистра 6 сое динен с первыми информационными входами арифметико-логического блока 1,умножителя 2 и нормапизатора 3, вторые информационные входы которыхсоединены с выходом 21 второго буферного регистра 7, входы разреше.ния записи регистров 4 и 5 общегоназначения, буферных регистров 6 и 7:синхровходы арифметико-логического Выполнение операции сдвига, Сдвиг осуществляется нормализатором 3 и операндом, записанным в регистре 7. Параметр сдвига подается либо по шине 20, либэ по управляющей шине 22, по ней же подается соответствующий код операции. Результат сдвига появляется на выходе нормализатора 3через такт работы устройства, 136318625 Выполнение операции нормализации. Эта операция выполняется нормализатором 3. Нормализуемый операндпоступает с регистра 7, одновременнопо шине 22 поступает код операции.Через такт работы устройства ман"тиссу нормализованного числа можносчитать с выхода нормализатора 3,а еще через такт можно считывать порядок нормализованного числа,Выполнение операции деления.Операция деления выполняется в дваэтапа. На первом этапе производитсявычисление функции обратной величины 15делителя, На втором - умножение делимогона обратную величину делителя. Операция вычисления функции об"ратной величины опирается на приве"денные выше операции: суммирование., 20вычитание, сдвиг, нормализация и ум"ножение, а также на вспомогательноеоборудование: блок 11 постоянной памяти, регистр-счетчик 10 адреса памяти и мультиплексор 9, Исходныеоперанды, делимое и делитель нахо"дятся в регистрах 4 и 5. С этого момента начинается первый этап деления - нахождение обратной величиныделителя, 30Делитель через шинный коммутатор8 заносится в регистр 7 и по шине21 поступает на вход нормализатора3, который производит логическийсдвиг влево на 1+1 разряд, чем обеспечивается получение величины- (к+1ш 2 1 , которая с выхода нормализатора 3 по шине 12 записывается врегистры 4 и 5, Одновременно с этимв регистр-счетчик 10 адреса памяти 40через мультиплексор 9 заносятся старшие Е разрядов делителя, чем обес"печивается установка на адресныхвходах младшей части блока 11 по"стоянной памяти числа,.соответству"ющего Х а на адресные входы старшей части по шине 22 управления подается код функции обратной величины. На выходе блока 11 постоянной,памяти устанавливается значение 1/х;.50В следующем такте работы устройства производится анализ величины- 1 кф 11 (ки 1ш 2 на нуль. Величина ш 2через шинный коммутатор 8 записывается в регистр 6 иношине 20 поступает на вход арифметико-логическогоблока 1, который производит операцию сравнения на нуль. В случае по-:,ложительного результата анализа,т,е, т 2 "Ч = О, первый этап операции деления на этом заканчивается.Значение 1/х; на выходе блока 11 постоянной памяти будет искомым дляфункции обратной величины. Это значение через шинный коммутатор 8 записывается в регистр 7 и по шине 21 по"ступает на вход умножителя 2. Одновременно делимое через шинный коммутатор 8 записывается в регистр 6 ипо шине 20 поступает на второй входумножителя 2, который производит операцию умножения, результат операциипо шине 12 записывается в регистры4 и 5. В случае отрицательного результата анализа, т,е. ш 2 1 О,- к 1арифметико-логический блок .1 выполняет над присутствующим на его входеоперандом ш 2 "1, хранящимся в регистре 6 операцию дополнения, т,е,1-ш 2 вакф 1, Результат этой операциис выхода блоказаписывается в регистры 4 и 5, В следующем такте величина 1-ш 2 к"1 из регистров 4и 5 и величина 1/х, с выхода блокаН постоянной памяти. через шинныйкоммутатор 8 записываются в регистры 6 и 7 соответственно и по шине20 и 21 подаются на вход умножителя2, который производит операцию умножения, результат умножения записывается в регистры 4 и 5,В следующем такте содержимое регистра-счетчика 10 адреса памяти увеличивается на единицу младшего разряда, чем обеспечивается получение на выходе блока постоянной памяти значения 1/хкоторое через шинный коммутатор 8 записывается в регистр 7. Параллельно из ре - к.11 гистров 4 и 5 значение ш 2записывается в регистр 6. По шине 20 и 21 эти значения поступают на входы умножителя 2, который производит операцию умножения ш 2 , 1/х;,( к+результат записывается по шине 12 в регистры 4 и 5, В следующем такте это значение ш 2 "1/х;, а параллельно с ним результат предыдущего умножения (1-ш 2 ) 1/х; из регистров 4 или 5 записываются в регистры 6 и 7 соответственно и по шинам 20 и 21 поступают на вход ариметико-логического блока 1, который производит операцию сумми" рования. На выходе блока 1 появляется искомая величина 1/х, которая по шине 12 заносится в регистры 4и 5. На этом первый этап операцииделения заканчивается. В следующемтакте работы устройства значения делимого и функции обратной величиныделителя с выходов регистров 4 и 5через шинный коммутатор 8 заносятсяв регистры 6 и 7 соответственно и пошинам 20 и 21 поступают на вход умножителя"2, Результат операции умно"жителя, являющийся конечным реэуль"татом операции деления записываетсяв регистры 4 и 5. На этом операцияделения заканчивается.Вычисление элементарных функций.Вычисление элементарных функций производится аналогично операции вы"числения функции обратной величиныс той лишь разницей, что на старшиеразряды адреса блока 11 постояннойпамяти подается соответствующий кодфункции, определяющий зону ПЗУ, в ко"торой находятся значения данной табу"лированной функции в опорных точках.Повышение быстродействия арифметического устройства удается обеспечитй. эа счет сокращения времени выполнения операций вычисления элементарных функций.Пример вычисления функции обратной величины,Требуется вычислить функцию обратной величины заданную уравнением,й(х) = 1/х, где число х - нормирова-но, т.е, 2 с х с 1 и имеет рид2 , где М - разрядность обрабатываемых операндов.Интервал изменения аргумента3-1 К2 ; 11 разделить точками на 2 интервалов, где 1 с - целое число мень"ше И, Длина каждого интервала (хх) составит1 - 2 - (ки)--- -=22Ка количество опорных точек р = 2 +1,Поскольку значение х=1 в интервализменения аргумента не входит, токоличество опорных точек, для которых значение функции Г(х ) определе 1 у Кно и занесено в ПЗУ равно р =р=2т,е. для адресации к ПЗУ необходимоЕ разрядов адреса, при этом емкостькПЗУ составит 2 Ю-разрядных чисел.Подобное разбиение позволяет применить для вычисления функции обратной величины формулу для цифровойлинейной интерполяции табулированнойфункции на малом интервале разбиения(Х 1 в 1 фИз данного выражения (1) видно,что операция вычисления функции обратной величины сводится к простымоперациям сдвига, сложения и умно"жения,Таким образом, в предлагаемомарифметическом устройстве операцияделения и вычисления обратной величины будет выполняться в среднемэа время на 403 меньше, чем в известном устройстве, а время вычисленияэлементарных функций будет варьироваться в тех же пределах, что и дляфункции обратной величины в зависимости от вида функций. 10 15 20 25 Формула изобретения Арифметическое устройство, со держащее арифметико-логический блок,умножитель, нормалиэатор, первыйи второй регистры общего назначения,первый и второй буферные регистры,мультиплексор и блок постоянной З 5 памяти, причем выход первого буферного регистра соединен с первыми информационными входами арифметикологического блока, умножителя и нормализатора, входы разрешения записипервого и второго регистров общегоназначения, первого и второго буферных регистров, управляющие входымультиплексора, арифметико-логического блока, умножителя и нормализа тора соединены соответственно с управляющей шиной устройства, а выходы арифметико-логического блока,умножителя и нормализатора соединены соответственно с информационной 50 шиной устройства, о т л и ч а ю -щ е е с я тем, что, с целью повышения быстродействия за счет сокращения времени вычисления элементарных функций, в него введены шинный 55 коммутатор и регистр-счетчик адресалпамяти, причем Информационные входыпервого и второго регистров общегоназначения соединены соответственнос информационной шиной устройства,Заказ 6362/39 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытийПроизводственно-полиграФическое предприятие, г. Ужгород, ул. Проектная, 4 выходы - соответственно с первым и вторым информационными входами шин" ного коммутатора и мультиплексора, выход которого соединен с информаци"Б онным входом регистра-счетчика адре" са памяти, адресный выход которого соединен с младшим адресным входом блока постоянной памяти, управляющий выход - с информационной шиной уст" ройства, выход блока постоянной па" мяти соединен с третьим информационным входом шинного коммутатора, управляющий вход которого соединен с управляющей шиной устройства, уп" равляющий вход блока постоянной памяти соединен с управляющей шинойустройства, первый и второй выходышинного коммутатора соединены соответственно с информационными входамипервого и второго буферных регистров, выход второго буферного реги"стра соединен с вторыми информационными входами арифметико"логического блока, умножителя и нормализатора, а синхровод регистра - счетчика адреса памяти соединен суправляющей шиной устройст -ва.