Арифметическое устройство для выполнения операций над несколькими числами

(1)4 С 06 Р 7/3 НИ ДЕТЕПЬСТВ У А ВТОРСКОМ контроля умножения полняемых дов. С э держащее тинию решаюф 1 з ф коммутато результат блок 7 ср ьск ьство СС 38, 1979 сдвига и ки, введ первый и которого тора 3,адресныхсоответсблока 2 ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ САНИЕ ИЗОБ(71) Киевский политехническитут им.50-летия Великой Октясоциалистической революции(56) Авторское свидетелУ 662936, кл. С 06 Р 7/ СКОЕ УСТРОЙСТВО ДЛЯ Р ИЙ Н НЕСКОЛЬКИМ(54) АРИФМЕТИЧЕВЫПОЛНЕНИЯ ОПЕ АЦ АЛ ИЧИСЛАМИ(57) Изобретение относится к вычислительной технике, Целью изобретенияявляется повьппение достоверности операций последовательного деления и сложения, вывеличин со старших разря ой целью в устроиство, сосогласно основному изобретещие (операционные) блоки1 , блок 2 синхронизации, н фр 3, блок 4 формирования а, регистр 6 конца операции, авнения кодов, регистр 8 элементы 9, 9 задержи блок 5 регистрации ошибок, второй информационные входы соединены с выходом коммутатактирующий вход и группа входов блока 5 подключены венно к четвертому выходу группе выходов регистра 6.Однако они не могут иметь вид; 35 0 01111.13.32 0 031932Выходы каждого решающего (операционного) блока 1 (3 = 1, М) подключены к группе входов решающего 40 блока 1 а выходы решающего блока1 ф1 соединены с группой входов решающего блока 1,. Группа выходов блока 2 синхронизации подключена к тактирующим входам решающих блоков 1 - 145 выходы которых через коммутатор 3 соединены с информационными входами блока 4 формирования результата и информационными входами блока 5 регистрации ошибок. Выход блока 2 подключен в тактирующему входу блока 4 формирования результата и тактирующему входу блока 5 регистрации ошибок, адресные входы которого соединены с выходами регистра 6 конца операции, которые подключены к управляющим входам комутатора 3 и к одной группе информационных входов блока 7 сравнения кодов, вторая группа инИзобретение относится к вычислительной технике и является усовершенствованием известного устройства по основному авт,св. У 662936.5Целью изобретения является повышение достоверности выполнения операций последовательного умножения, деления.и сложения, выполняемых начиная со старших разрядов. 10На фиг. 1 представлена функцио" нальная схема арифметического устройства для выполнения операций над нескольними числами; на фиг. 2 - функциональная схема блока регистрации ошибок; на фиг. 3 - функциональная схема блока синхронизации.Для представления результата в решающих (операционных) блоках для выполнения операций над несколькими числами применяют избыточную двоичную позиционную систему счисления с цифрами - 1, О, 1. Входные операнды представлены в такой же системе счисления, и, кроме того, их коды удов летворяют условию чередуемости значащих (т.е. отличных от нуля) цифр с разными знаками. Например, они могут быть представлены так:309 - , - 13- 0,11011, - , - = 0,10111формационных входов которого соединена с выходами регистра 8 сдвига. Выход блока 7 сравнения кодов подключен к управляющему входу блока 4 Формирования результата. Выход каждого 1-го разряда регистра 8 (1 = 1, Х) подключен к управляющему входу решающего блока 1 а управляющий вход регистра 8 соединен с одним выходом блока 2. К одному информационному входу каждого решающего блока 1 (1=2, М) через элементы 9;, задержки подключены входные шины операндов 10 а входные шины операндов 10, и 10 подключены к двум соответству 2ющим информационным входам решающего блока 1 . Управляющая шина 11 подключена к цепи выдачи кода регистра 6 конца операции. ИнФормационная шина 12 является выходом блока 5 регистрации ошибок, В качестве решающих блоков 1, -1 и используют блоки, позволяющие совмещать во времени процессы поразрядного ввода операндов и поразрядного формирования результата, начиная со старших разрядов. Блоки 3, 6-9 могут быть реализованы на микросхемах серии К 155. Блок 4 формирования результата может быть построен как накапливающий сумматор кодов цифр избыточной системы счисления с учетом их весов по правилам неизбыточной системы счисления,Блок 5 регистрации ошибок (Фиг. 2) содержит первый и второй элементы ИЛИ 13 и 14, первый-четвертый элементы И 15-18, третий элемент ИЛИ 19, первый триггер 20, пятый 21 и шестой 22 элементы И, четвертый элемент ИЛИ 23, второй триггер 24, седьмой элемент И 25, пятый элемент ИЛИ 26 и третий триггер 27 и имеет первый и второй разряды информационных входов 28 и 29 и тактирующий вход 30. Входы элементов ИЛИ 13, 14 соединены с выходами регистра 6, а выходы - с первыми входами элементов И 15, 18 и И 16, 17, соответственно. К вторым входам элементов И 15, 17 и И 16, 18 подключены информационные входы 28, 29 блока 5 соответственно. Выходы .пементов И 15, 16 соединены с входами емента ИЛИ 19, выход которого соединен с установочным входом КЯ- триггера 20 и входами элеменгов И 21, 22, Выходы элементов И 17, 18 соединены с входами элемента ИЛИ 23, выход которого подключен к входусброса КБ-триггера 20, информацпоному входу Р-триггера 24 и входамэлементов П 25, 22. Прямой выходКБ-триггера 20 соединен с входомэлемента И 21, выход которого соединен с входом элемента ИЛИ 26, квторому входу которого подключен выход элемента И 22Прямой выход0-триггера 24 соединен с входом элемента И 25 и с информационным входомЭ-триггера 27, а прямой выход последнего подключен к входу элемента И 25.Выход элемента И 25 соединен с входом элемента И 26, выход которогоявляется выходом блока 5 регистрацииошибок, Синхровходы КБ-триггера 20,0-триггеров 24, 27 подключены к входу 30. Блок 5 регистрации ошибокможет быть реализован на микросхемахсерии К 155. Переключение триггеров20, 24 и 27 осуществляется по перепаду тактирующего (синхро) сигнала.Блок 2 синхронизации (фиг. 3)содержит тактовый генератор 31, счетчик 32 и элемент И 33.Пусть необходимо выполнить последовательность, состоящую из Е двуместных операций. Если число операций, образующих последовательность,равно числу решающих блоков 1, т,е.1=3, то последовательность операцийвыполняется за один цикл. Если же) М, то процесс вычисления условноразбивается на несколько циклов, вкаждом из которых выполняется не более И операций, В первом цикле вычислений на входные шины операндов 1010 поступает первая группа,йф 1включающая 3+1 операндов, представленных последовательным кодом. В последующих циклах на входные шины операндов 10 -10 1 поступают группы изу К 1операндов (в последнем цикле числооперандов может быть меньше И).Число И выбрано таким, что к моменту появления первого разряда промежуточного результата на выходахрешающего блока И решающий блок 1оказывается свободньгм,В каждом цикле вычислений послевыполнения 1+1 очередных тактовсигналу блока 2 осуществляется сдвиг"1" в регистре 8 на один разрядвправо и в результате этого на управляющий вход блока 1 с номером 3 поступает единичный сигнал с выхода3-го разряда регистра 8, этот сигналтактируется сигналами блока 2, постулающими .а определенные тактирующиешины блоков 1 - 1 в результате чего1-й блок 1 угтанавливается в исходноесостояние для выполнения определенной операции непосредс"ценно передтакгом поступлени н го входыпервых разрядов операндов даннойоперации.Таким образом, в момент формирования первого разряда промежуточногорезультата в 3-м блоке 1 присутствует единичный сигнал на выходе 1-горазряда регистра 8. В последнем цикле работы после сдвига "1" в разрядс номером д. регистра 8 решающий блокс номером с начинает выполнять последнюю операцию в заданной последовательности и на его выходах в каждом 20 последующем тте присусуют очередные разряды окончательного результата; так как в исходном состояниив регистре 6 конца операции записана "1" в разряде с номером Ф , то 25 после сдвига "1" в регистре 8 в разряд с номером с блок 7 сравнениякодов выдает на управляющий входблока 4 формирования результатасигнал, соответствующий равенству 30 кодов, который инициирует начало работы блока 4. В этом случае очередные разряды окончательного р зультата с выходов блока 1 с номером счерез коммутатор 3, которым управляет регистр 6, поступают на информационные входы блока 4, где осуществляется преобразование последовательного избыточного кода результата в неизбыточный параллельныи код,и поступают на вход блока 5 регистрации ошибок для анализа правильностиработы устройства. В случае обнаружения ошибки сигнал с блока 5 поступает на шину 12. 45Реша .щие блоки , 1(т.е.с нечетными номерами) функционируюттаким образом, что цифры кода результата для каждого блока удовлетворяюттребованиям: после каждой цифры 1следует - 1 (не более двух -1 подряд).50Решающие блоки 1 , 1(т.е. счетными номерами, функционируют такимобразом, что ггсле каждой цифры результата -1 следует 1 (не более двух1 подряд).В случае нечетного М цепочка решающих блоков 1 доголняется до четногочисла решающим блоком 1 выпып 1 яюгимфункцию Е =Х, выход которого подключ ется к входам решающего блока 1.Цифрь 1 1, О, 1 на входах и выходахблоков 1 , 1представлены сигФналами на двух шинах соответственно ввиде 10, 00, 01, Цифры на входах ивыходах решающих блоков 1 , 1Упредставлены сигналами на двух шинахсоответственно 01, 00, 10.Блок 5 регистрации ошибок подключен к выходам коммутатора 3 для анализа цифр кода результата. В зависимости от номера д. разряда (нечетный или четный), т.е. оттого с какого из решающих блоков 1 , 1 или 11 ф1 ,поступают цифрй кода результата, элементы И 15-18 и ИЛИ 19,23 пропускают цифры результата соответственно в представлении 01, 00, 10 или 1 О 00, 01 (первый разряд соответствует входу 28, второй - 29). Цепочка, состоящая иэ П-триггеров 24, 27 и элемента И 25, обнаруживает в коде контролируемого результата три подряд 7 или 1 (в зависимости от номера Ф разряда), КЯ-триггер 20 и элемент 21 позволяет обнаружить два положительных или отрицательных разряда беэ -1 или 1 между ними соответственно. Элемент И 22 обнаруживает одновременное появление в коде контролируемого результата положительных и отрицательных разрядов. Сигналы ошибок с элементов И 21, 22, 25 поступают на входы элемента ИЛИ 26, выход которого является выходом блока 5.Формула иэ об ре те нияАрифметическое устройство для выполнения операций над несколькими числами по авт.св. У 662936, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности выполнения операций последовательного умножения, деления и сложения, выполняемых начиная со старших разрядов операндов, оно содержит блок регистрации ошибок, информационный вход которого соединен с выходом коммутатора, тактируюший вход и группа адресных входов блока регистрации ошибок подключены соответственно к четвертому выходу блока синхронизации группе выходов регистра конца операции, а выход ошибки блока регистра ду седьмого элемента И, второй и тре 5 10 15 20 25 30 35 40 45 50 55 ции ошибок является выходом ошибкиустройства, причем блок регистрацииошибок содержит семь элементов И,пять элементов ИЛИ и три триггера,при этом входы первого и второго элементов ИЛИ соединены соответственно с нечетными и четными адресными входами группы адресных входов блокарегистрации ошибок, первый и второй входы и выход первого элемента И подключены соответственно к первомуразряду информационного входа блокарегистрации ошибок, выходу первого элемента ИЛИ и первому входу третьего элемента ИЛИ, первый и второй входыи выход второго элемента И соединенысоответственно с вторым разрядом информационного входа блока регистрации ошибок, выходом второго элементаИЛИ и вторым входом третьего элемента ИЛИ, выход которого подключенк установочному вхочу первого триггера, первый и второй входы и выходтретьего элемента И соединены соответственно с первым разрядом информационного входа блока регистрацииошибок, выходом второго элемента ИЛИ и первым входом четвертого элементаИЛИ, первый и второй входы и выходчетвертого элемента И подключены соответственно к второму разряду информационного входа блока регистрацииошибок, выходу первого элемента ИЛИи второму входу четвертого элементаИЛИ, выход третьего элемента ИЛИсоединен также с первыми входами пятого и шестого элементов И, выходы которых подключены соответственно кпервому и второму входам пятого элемента ИЛИ, второй вход пятого элемента И соединен с прямым выходом первого триггера, выход четвертого элемента ИЛИ подключен к входу сбросапервого триггера, информационномувходу второго триггера, второму входу шестого элемента И и первому нхотий входы и выход которого соединенысоответственно с прямыми выходамивторого и третьего триггеров и третьим входом пятого элемента ИЛИ, выход которого является выходом блокареги:.трации ошибок, информационныйвхоц третьего триггера подключен кпрямому выходу второго триггера, а сивхровходы всех триггеров соединенытактирующим вх; дом блока регистрации ошибок.1348822 ф фЗ Составитель И. Хазова Техред А.Кравчук Корректор М. немчик Редактор Н. Слободяник Заказ 519/48 Тираж 670 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, К, Раушская наб., д. 4/5