Устройство для управления микропроцессорной системой

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН 19) 0679 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ОПИСАНИЕ ИЗОБРЕТН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Я(71) Харьковское научно-производственное объединение по системам автоматизированного управления(54) УСТРОЙСТВО ДЛЯ УПР РОПРОЦЕССОРНОЙ СИСТЕМОЙ ИЯ ИИ(57) Изобретение относится к областвычислительной техники и позволяет расширить возможности микропроцессорной системы за счет увеличения ад ресуемого объема памяти без увеличения разрядности адреса, Логическое подключение блоков 1,1 - .Б памяти к микропроцессору осуществляется последовательно по мере отработки зат.ключенних в них программ, Обращение к последнему адресу блока 1, ь памяти ( = 1 Л икси етс пе вым дешифратором 43 увеличиваетс1283760 дешифратор 5 подключает следующийблок 1,памяти к микропроцессору.После обращения к последнему адресупоследнего блока 1 Л памяти происхоИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении цифровых вычислительных систем на основе микропроцессоров, 5 Цель изобретения - расширение области применения устройства.На фиг.1 представлена фукциональная схема устройства; на фиг.2 - 10 временная диаграмма работы устройства.Устройство для управления микропроцессорной системой содержит блоки 1.1 - 1,Б памяти, многорежимный буферный регистр 2, счетчик 3, первый 4 и второй 5 дешифраторы, триггер 6 индикации, элементы И 7.1 7.И первой группы, элементы И 8,1- , 8.Б второй группы, первый 9 и вто 1 рой 10 элементы И, первый 1 и второй 12 вход-выход устройства, адресные вход 13 и выход 14 устройства, вход 15 синхронизации машинных циклов 25 работы устройства, вход 16 разрешения записи информации, вход 17 синхронизации устройства, вход 18 разрешения ввода информации, вход 9 пуска устройства, выходы 20 и 21 сигнализации соответственно окончания и начала пуска работы устройства, Первый вход-выход 11 устройства соединен с вторым входом-выходом 12 устройства, входами данных блоков 1,1 - 1.И памяти и информационным входом многорежимного буферного регистра 2. Адресный вход 13 устройства связан с адресными входами блоков . - 1,1 памяти, входом первого 40 дешифратора 4 и адресным выходом 14 устройства, Вход 15 синхронизации машинных циклов устройства соединен с разрешающим входом многорежимного буферного регистра 2 и первыми входами элементов И 9 и 10 Вход 16 разрешения записи информации устройства подключен к вторым входам эледит сброс счетчика 3, К микропроцессору подключается первый блок 1,1 памяти и цикл работы говторяется, 2 ил,ментов И 7.1-7,Б первой группы. Вход7 синхронизации устройства соединенс входом синхронизации многорежимного буферного регистра 2 и третьимвходом второго элемента И 10, Вход18 разрешения ввода информации связан с вторыми входами элементов И8,1 - 8,И второй группы, Выходы блоков 1,1 - 1,1 памяти соединены спервым входом-выходом 11 устройства,Выход элемента И 9 подключен к входу установки и нуль счетчика 3, выход которого соединен с входом второго дешифратора 5. Выходы второгодешифратора 5 соединены с первымивходами соответственно элементов И7,1-7.1 и 8.1 - 8.Б первой и второйгрупп, Первый выход многорежимногобуферного регистра 2 подсоединен ктретьим входам элементов И 7,17.М первой группы. Второй выход многорежимного буферного регистра 2подключен к третьим входам элементов И 8,1 - 8,Б второй группы. Выходы, элементов, И 7, - 7.Б первойгруппы и выходы элементов И 8,18,1 второй группы соединены соответственно с входами разрешения записии считывания информации блоков 1,11.Б памяти, (0+1)-ый выход второгодешифратора 5 связан с вторым входомэлемента И 9 и нулевым входом триг-гера 6 индикации. Выход дешифратора4 соединен с вторым входом второгоэлемента И 10, выход которого связансо счетным входом счетчика 3, Вход19 пуска устройства соединен с единичным входом триггера 6 индикации,единичный выход которого подключенк выходу 2 сигнализации начала работы устройства, а нулевой - к выходу 20 окончания работы устройства,Блоки 1.1 - 1 Л памяти предназначены для хранения информации, используемой для выполнения заданной программы, Многорежимный буферный ре 283760гистр 2 служит для записи и хранения соответствующих разрядов г(первого и седьмого, кодов слов состояния микропроцессора, Счетчик 3 фиксирует количество блоков памяти устройства с которыми взаимодействует микропроцессор. Дешифратор 4 предназначен для установления факта обращения микропроцессора к последней ячейке адресуемого блока памяти. Дешифратор 5 - для определения номера адресуемого микропроцессором блока 1, памяти, Элементы И 7.1 - 7,М первой группы применяется для Формирования сигналов разрешения записи информации в блоки 1,1 - 1,М памяти, эле-, менты И 8,1 - Ь,М второй группыдля формирования сигналов разрешения считывания информации из блоков 1,1 - 1,М памяти, Триггер б индикации ис пользуется для выработки и выдачи сигналов, управляющих индикацией начала и окончания работы устройства, Первый элемент И 9 предназначен дляЪ ( формирования сигнала установки в нуль счетчика 3, второй элемент И 10 - для выдачи импульсов на счетный вход.счетчика 3. Первый вход- выход 11 устройства служит для связи с выходами Д - Д (ВД - ВД) микг ропроцессоров серий КР 580 ИКЯО. Адресный вход 13 устройства соединен с выходами А - А (ВАО - ВА, ) микропроцессоров тех же серий. Вход 15 синхронизации машинных циклов рабо ты устройства предназначен для связи с выходом СИНХР (БУМС) указанных выше микропроцессоров, вход 16 разрешения записи информации - для соединения с выходом ЗП (УВ) микропро О цессоров указанных серий, вход 17 синхронизации устройства - для соединения с входом Ф, (ц) микропроцессоров указанных серий, вход 18 разрешения ввода информации устройства - 5 для соединения с выходом П (ЭЬИ ) микропроцессоров указанных серий,Микропроцессор начинает выполнение программы с обращения к первому блоку 1,1 памяти, Перед выполнением машинного цикла работы устройства на первом вхоце-выходе 11 данных устройства появляется код слова состояния процессора. По импульсу синхрониза- у пмм, поступающему через вход 15 устройства на разрешающий вход регистра 2, и по импульсу синхронизации, поступающему на вход синхронизации 17 устройства, в регистр 2 записываются первый и седьмой разряды кода слова состояния процессора. Единичное значение седьмого разряда кода словасостояния процессора обусловливаетвьгполнение цикла МЕМБ (чтения информации из памяти), Нулевое значениепервого разряда кода слова состояния процессора обусловливает выполнение цикла ГО (записи информациив памятьПри выполнении цикла МЕМВ единичный сигнал появляется на втором вы-,ходе регистра 2, а при выполнениицикла ЖО - на первом, В соответствиис этим на соответствующих выходахпервой группы элементов И 7.1 - 7.Мили второй группы элементов И 8,1Я.М разрешено формирование единичныхсигналов, По этим сигналам осуществляется обращение (считывание илизапись информации) в выбранный дешифратором 5 блок 1. памяти. В процессе функционирования микропроцессора при его обращении к первомублоку 1,1 памяти содержимое счетчика 3 равно нулю, Возбужденным является первьй выход второго дешифратора 5, единичньй сигнал на выходекоторого обусловливает работу первогоэлемента И 7,1 первой группы. Послетого, как на адресном входе 13 устройства устанавливается код адресапоследней ячейки первого блока 1.1памяти на выходе первого дешифратора 4 Формируется единичный сигнал,В результате этого в счетчик 3 записывается код "1". Активным становится второй выход дешифратора 5.Единичньй сигнал с этого выхода открывает второй элемент И 7,2, разрешая обращение микропроцессора квторому блоку 1.2 памяти. После завершения работы микропроцессора споследним блоком 1.М памяти единичньй сигнал устанавливается на .(М+1)-мвыходе дешифратора 5. Этим сигналомпо импульсу синхронизации с входа15 устройства через элемент И 9 произойдет установка в нуль счетчика 3,На выход 20 устройства поступит сигнал окончания работы,Предлагаемое устройство для управления микропроцессорной системой работает следующим образом.В исходном состоянии все элементы памяти находятся в нулевом состоянии (цепи установки в нуль элементов па 128376мяти устройства в исходное состояние и цепи подачи питания не показаны).По сигналу с входа 19 пуска устройства триггер 6 устанавливается в с диничное состояние, Единичныйсигнал с единичного вьхода триггера б поступает на выход 21 устройства,сиг - нализируя а начале работы устройства, Единичный сигнал с первого выхода дешифратора 5 поступает на первыевхоцы первых элементов И 7,1 и 8,1 первой и второй групп, На вход-выход 11 устройства поступает код слова состояния процессора, По импульсамсинхрониза пли. поступающим с вхоцов 15 и 17 устройства, происходит запись значений первого и седьмого разрядов кода слова состояния процессора в регистр 2Пустт микропроцессор выполняет цикл МК 1:Я (чтения информации из памяти), Б этом случае на втором вы - ходе регистра 2 появляется единичный сигнал, который поступает на третьи входы элементов И 8,1 - 8.К второй группы. После появления на входе 18 устройства сигнала ЗВБ (разрешенияперевода шины данных микропроцессора в оежим ввода информации) на выходе элемента И 8,1 формируется единичный сигнал. Этот сигнал поступает на вход разрешения считывания информации первого блока 1,1 памяти и разрешает считывание и" него информации.35Если выполняе:ся цикл 710 (записи информации в память), то единичный сигнал поягляется на первом выходе регистра 2 л поступает на третьи входы элементов И 7.1 - 7,К первой группы, После появления на входе 16 устройства сигнала разрешения записи на выходе первого элемента И 7,1 формируется единичный сигнал. Этот сигнал поступает на вход разрешения записи информации в блок 1.1 памяти.Независимо ат того, какой выполняется цикл работы микропроцессором МЕЖ или ЫО, после того как на адресном входе 13 устройства выставляется код, соответствующий адресу последней, ячейки блока 1,1 памяти, на выходе д шифратора 4 формируется единичный угнал, которыйл поступает на второй вход элемента И 10. Единичный сигнал с входа 15 устройства поступает на первый вхоц элемента И 10 и открывает его, По импульсу синхронизации, поступающему с входа о 617 устройства на третий вход элемента И 10, на его выходе формируется единичный сигнал, по которому в счетчике 3 устанавливается код , Б соответствии с этим кодом на втором выходе дешифратора 5 устанавливается ециничный сигпап, который открывает вторые элементы И 7;2 и 8,2 первой и второй групп, Работа устройства продолжается. После того, как произойдет реализация программы, записанной в последнем блоке 1.И памяти, и на адресном входе 13 устройства установится код последней ячейки памяти, произойдет аналогично описанному выше изменение содержимого счетчика 3; в нем будет установлен код (И+1),На последнем выходе (И+1)-м) дешифратора 5 устанавливается единичный сигнал, По этому сигналу происходит установка триггера 16 в нулевое состояние, По импульсу синхронизации поступающему с входа 15 устройства, на выходе элемента И 9 формируется единичный сигнал, который производит установку в нуль счетчика 3. Единичный сигнал с инверсного выхода триггера 6 поступает на выход 20 окончания работы устройства, Работа устройства заканчивается.Формула изобретенияУстройство для управления микропроцессорной системой, содержащее первый блок памяти, многорежимный буферный регистр и первый элемент И, причем вход-выход данных устройства соединен с входом данных первого блока памяти, информационным входом многорежимного буферного регистра и вторым входом-выходом данных устройства, адресный вход устройства соединен с адресным входом первого блока памяти, вход синхронизации машинных циклов устройства соединен с входом разрешения записи,мнагарежимного буферного регистра, вход синхронизации устройства соединен с входом синхронизации многорежимного буферного регистра, выход первого блока памяти соединен с входом- выходом данных устройства, о т л и - ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач путем увеличения объема адресуемой памяти без увеличения разрядности адреса, введены (И) блоков памяти, первая и вторая группа элементов И,8ному выходу многорежимного буферного регистра, третьи входы элементов И второй группы подключены к прямому выходу многорежимного буферного регистра, вход синхронизации машинных циклов соединен с первыми входами первого и второго элементов И, выход первого дешифратора подключен к второму входу второго элемента И, вход синхронизации устройства подключен к третьему входу второго элемента И, выход которого соединен со счетным входом счетчика, (3+1)-й выход второго дешифратора подключен к второму входу первого элемента И и входу сброса триггера индикации, выход первого элемента И соединен с входом сброса счетчика, выход которого подключен к входу второго дешифратора, вход пуска устройства соединен с входом установки триггера индикации, прямой иинверсный выходкоторого подключены квыходу признаковначала иокончания работыустройства соответственно. 1283760 15 Составитель Ю Техред Л.Сер моля ктор О. Буги ова 42 47 ираж рств обре Ждписное ного комитета ССний и открытий Раушская наб.,ВНИИПИ Госу по делам113035, Иоскв/5 извоцственно-полиграфическое предприяти Ужгор Проектная, 4 первый и второй дешифратор, счетчик,триггер индикации и второй элементИ, причем входы данных каждого из(И) блоков памяти подключены к входу-выходу данных устройства, адресные входы каждого из (И-) блоковпамяти и вход первого дешифратораподключены к адресному входу устройства, выход каждого из (И) блоковпамяти соединен с входом-выходом данных устройства, входы разрешениязаписи и считывания -го блока памяти ( = 1 .Б) подключены к выходам -х элементов И первой и второйгрупп соответственно, первые входых-х элементов И первой и второй группподключены к -му выходу второго дешифратора, вторые входы элементов Ипервой группы соединены с входомразрешения записи устройства, вторыевходы элементов И второй группы соединены с входом разрешения чтенияустройства, третьи входы элементовИ первой группы подключены к инверсрректор Л. Пилипенко