Оперативное запоминающее устройство

СОКИ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУ БЛИН И 9) 01) 04 11 ПИСАНИ БРЕТЕНИ Минченко,ь и В.В,Шабадаш нкин С,Я,вычисправлени , Вилельныеобщим1983,66,СССР 1977. ьств 19/О обла ожет ОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ К АВТОРСКОМУ СВИДЕТЕЛ(54) ОПЕРАТИВНОЕ ЗАПОМИНАНЩЕЕ УРОЙСТВО(57) Изобретение относится кти вычислительной техники и м быть использовано при построениизапоминающих устройств в вычислительных системах обработки массивовданных. Целью изобретения являетсяповышение быстродействия устройства. Устройство содержит регистр,блоки преобразования адреса, адресные коммутаторы, коммутатор входных данных, регистр входных данных,коммутаторы выходных данных, регистрвыходных данных и накопители. Устройство обеспечивает сортировку ивыдачу информации в соответствии стребованиями алгоритма двоично-инверсной выдачи данных, Повышениебыстродействия устройства осуществляется за счет того, что данные,считанные одновременно из М блоковпамяти, расположены в двоично-инверсной последовательности. 3 ил.35 50 При поступлении четверки данныхО, О О , О на информационныевходы устройства происходит их запись в регистр 7,Если код старших разрядов адре са равен 00, то нулевой выход вход. ного регистра подключается коммутатором бо в первую четверть накопителя 10 12642Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств в вычислительныхсистемах обработки массивов данных,Цель изобретения - повышение быстродействия устройства.На фиг. 1 представлена структурная схема устройства для четырехблоков памяти; на Фиг, 2 - структу- Ора размещения информации после записи массива из 64 информационныхслов на фиг, 3 - блок-схема блокапреобразования данных.Устройство содержит адресный регистр 1, разделенный на две части:старшую 2 и младшую 3, блоки 4 преобразования адреса, адресные коммутаторы 5, коммутатор 6 входных данных , регистр 7 входных данных, коммутаторы 8 выходных данных, регистр9 выходных данных и накопители 10,Адресный регистр 1 предназначендля приема из внешнего управляющего устройства процессора) адресов считывания (записи) данных.Регистр разделен на две части -старшую 2 и младшую 3. Старшая частьсодержит 1=1 о 0 и старших разрядовадреса, младшая - 111-1) разрядов ЭО(М - полное число разрядов адресаобращения к памяти).Блоки 4 обеспечивают преобразование 1 старших, разрядов адреса обращения для каждого из и накопителей в соответствии со следующим алгоритмом. Из номера 1-го блока, закодированного 1-разрядным двоичнымкодом, вычитается код 1 старших разрядов адреса, выраженных в дополнительном коде,Блоки 4 могут быть реализованы всоответствии с Фиг,. 3 и представляют собой сумматор, выходы которогоявляются выходами формирователя, 45первые входы соединены с уровнямин 0 и и "1", обРазУющими код номера1-го блока, а вторые - с выходамиинверторов, входы которых являютсявходами Формирователя. На вход заема сумматора подается уровень "1",1Например, для четырех накопителей преобразователь имеет двухразрядный сумматор и два элемента НЕ. Припоявлении на выходе старшей части 2адресного регистра 1 адресов 00, 0110, 11 на выходе преобразователя 4для нулевого блока памяти вырабатыва 402ются соответственно адреса 00, 11,10, 01, для первого блока памяти -01, 00, 11, 10, для второго блокапамяти - 10, 01, 00, 11, для третьего блока памяти - 11,01, 01, 00,Коммутаторы 6 предназначены дляперераспределения входных данных,считываемых с регистра 7, перед записью их в блоки памяти.Регистр 7 предназначен для приема четырех 1-разрядных входныхданных.Коммутаторы 8 обеспечивают перераспределение входных данных, считываемых из блоков памяти перед записью их в регистр 9,Регистр 9 предназначен для записи считанных из блоков памяти ик-разрядных данных,Рассмотрим работу устройства дляобеспечения алгоритма выдачи данныхв двоично-инверсной последовательности. Под двоично-инверсной последовательностью выдачи данных понимается выдача данных с двоично-инверсными номерами, т,е. если при прямойпоследовательности номер-го выдаваемого данного определяется выражением М.=а 2 +а , 2 +а . 2 +а 2,то при двоично-инверсной последовао1 т тельности й;=а+а 2+ +а, 2+а .2, Например, для массива из восьми данных прямая последовательность вывыдачи О О О, О, О, О,О , а двоично-инверсная - О , ОФвом случае четвертым по счету будетвыдано данное Оэ, а во втором - ОДля этого случая устройство работает следующим образом,При записи массива информации вблоки памяти на вход устройства УПРподается "0", задающий режим работы "Запись в ЗУ", Адресные коммутаторы 5 подключают к входу старшихразрядов блоков памяти 10 адрес,преобразованный соответствующимиблоками 4,.1 фво вторую четверть накопителя 10,Второй выход входного регистра подключается к входу накопителя 10данное 0 записывается в третью четверть накопителя 10 . Третий выходвходного регистра подключается квходу накопителя 10 , данное О записывается в четвертую четверть накопителя 1 Оз, Последующие четверкиданных записываются аналогично дозаполнения четверти накопителей,Далее код пары старших адресов принимает значение 01. При этом данныес нулевого выхода входного регистра записываются в первую четвертьнакопителя 10, с первого выхода -во вторую четверть накопителя 1 О 2с второго выхода - в третью четверть накопителя 10 , с третьеговыхода - в четвертую четверть накопителя 10 После заполнения второйчетверти накопителя код пары старших адресов принимает значение 10,При этом данные с нулевого выходавходного регистра записываются впервую четверть накопителя 10, спервого выхода - во вторую четвертьнакопителя 10 з, с второго выхода -в третью четверть накопителя 10с третьего выхода - в четвертую четверть накопителя 10, . После заполнения трех четвертей накопителей35код пары старших адресов принимает значение 11, При этом данные снулевого выхода входного регистра 7записываются в первую четверть накопителя О , а с первого выхода40во вторую четверть накопителя 10 свторого выхода - в третью четвертьнакопителя 1 О, с третьего выхода -в четвертую четверть накопителя 10.Пример размещения информации по-сле записи всего массива данных впамять для массива из 64 данных (О -О ) показан на фиг. 2,При считывании массива информации из блоков памяти в процессор, 50выполняющий операцию БПФ, на входеустройства управления оперативнойпамятью УПР имеется "1". Коммутаторыадреса 5, 5 , 5 , 5 подключают к1 фстаршим разрядам адресных входов накопителей 10 -10 пару старших разрядов старшей части 2 адресного регистра 1, Старшие и младшие адреса 64240 4выдаются на вход устройства в двоично-инверсном порядке. В соответствиис этим код пары старших адресовпринимает вначале значение 00, ипроисходит считывание четверок дан- ных из первых четвертей всех блоковпамяти в двоично-инверсном порядке.Для массива из 64 данных считываютсячетверки (О , Г О , О ), (О , ООц, О, После считывания первойчетверки массива данных в соответствии с двоичной инверсией код парыстарших адресов принимает значение5 10 Далее происходит считывание четверок данных в двоично-инверсном порядке с третьих четвертей накопителей 10 -10 . Выход накопителя 1 О,подключается коммутатором 8к вто 0 рому входу регистра 9, выход накопителя 10 - к третьему входу регист 1ра 9 выход накопителя 10 - к нулевому входу регистра 9, выход накопителя 1 О - к первому входу выходно 5 го регистра 9,После считывания половины данныхкод пары старших адресов принимаетзначение О 1, и происходит считывание четверки данных в двоично-ипверсном порядке с вторых четвертейнакопителей 1 О, -10 зВыход накопителя 10, подключается к третьему входу регистра 9, выход накопителя10 - к нулевому входу, выход накопителя 10 - к первому входу, выходнакопителя 10 - к второму входу3регистра 9,Считывание массива данных завершается считыванием в двоично-инверсном порядке данных из четвертойчетверки накопителей 10,-10 , Призэтом выход накопителя 10, подключается к первому входу, выход накопителя 10 - к второму входу, выходнакопителя 10 - к третьему входу,выход накопителя 10 - к нулевомузвходу регистра 9.Таким образом, устройство управления оперативной памятью обеспечивает сортировку и выдачу информациив соответствии с требованиями алгоритма двоично-инверсной выдачи данных,формула изобретенияОперативное запоминающее устройство, содержащее накопители, адресные входы первых групп которых под 3 1 ключены к выходам первой группы адресного регистра, адресные входы вторых групп накопителей подключены к выходам соответствующих адресных коммутаторов, информационные входы первой группы адресных коммутаторов подключены к выходам второй группы адресного регистра, входы которого являются адресными входами устройства, регистр входных данных, входы которого являются инФормационными входами устройства, регистр выходных данных, выходы которого являются выходами устройства, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блоки преобразования адреса, коммутаторы входных данных и коммутаторы выходных данных, выходы которых подключены к соответствующим входам регистра вы 264240 аходных данных, выход каждого накопителя подкл 1 очен к соответствующим информационным входам коммутаторов выходных данных, управляющиевходы которых подключены к выходамвторой группы адресного регистра,входам блоков преобразования адреса и к управляющим входам коммутаторов входных данных, выходы блоО ков преобразования адреса подключены к информационным входам вторыхгрупп соответствующих адресных коммутаторов, управляющие входы которых являются управляющим входом1 устройства, каждый выход регистравходных данных подключен к соответствующим информационным входам коммутаторов входных данных, выходыкоторых подключены к информационным входам соответствующих накопителей,26424 блан Блан Бганламяти 1 памяти 2 лцмятц ДЮГ Составитель С.111 устенкоактор М.11 иткина Техред И.Попович Корректор Е, Сирохман Подписноета СССР 52 Тираж 5 ВНИИПИ Государ по делам изо 113035, Москва, Женного ком тений и отРаушская