Запоминающее устройство с защитой информации от разрушения

(1% (1 59335 РЕСПУБЛИ 4 С 11 С 11/О ЫЙ КОМИТЕТ СССР РЕТЕНИЙ И ОТКРЫТ ОСУДАРС ДЕЛАМ ЛИСАНИЕ ИЗОБРЕТЕНИ АВТОРСНОМ ИДЕТ ЕЛЬСТВ лителпользустромах. 802277/24-2408.10,8423.09.86. Бюп. У 35.Г.Ситников681.327.6(088.8)Авторское свидетельство СССР 587, кл, 6 11 С 29/00, 1976. торское свидетельство СССР 588, кл. С 11 С 29/00, 1979. ЗАИОМИНИЩЕЕ УСТРОЙСТВО С ЗАЩИНФОРИАЦИИ ОТ РАЗРУШЕНИЯ Изобретение относится к вычис" ьной технике и может быть исовано в постоянных запомни Оощих йствах на интегральных микросхе" Целью изобретения является по(21) 3(57) вышение надежности устройства. Устройство содержит блок логическогоанализа, регистр адреса, дешифраторадреса, блок памяти и блок синхронизации, Блок логического анализа содержит по два компаратора на каждыйразряд блока памяти, анализируюшиеуровни логического нуля и единицывыходных сигналов, элементыИСКЛЮЧАЮЩЕЕ КПИ и злемент ИЛИ, формируюшийсигнал регенерации слова блока памяти при обнаружении деградации логи"ческих уровней. В устройстве обеспе-,чивается контроль всех ячеек словаблока памяти при каждом цикле чтенияинформации. 1 з.п. ф-лы, 3 ил.1 О 4 О Изобретение относится к вычислительной технике,Целью изобретения является повышение надежности устройства.На фиг. 1 представлена схема запоминающего устройства с защитой информации от разрушения, на Фиг2 -схема блока синхронизации;на фиг,Зсхема блока контроля.Запоминающее устройство (фиг, 1)содержит блок 1 логического анализа,регистр 2 адреса, дешифратор 3 .адреса, блок 4 памяти, блок 5 синхронизации. На Фиг. 1 показаны такжевнешний блок 6 управления, входы ивыходы 7-21 блока синхронизации,Блок синхронизации (Фиг. 2) содержит инверторы 22 и 23, элементИ 24, КБ-триггер 25, П-триггеры 26-28элемент И-НЕ 29, элементы И 30 и 31,инвертор 32, элемент И 33, 0-триггер34, элемент ИЛИ-НЕ 35 и элемент 36задержки,Блок логического анализа (фиг, 3)содержит элемент ИЛИ 37, компараторы38 и 39 и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 40.Запоминающее устройство работает,следующим образом.Блок 6 управления выдает импульссопровождения адреса (ИСА) и выставляет адрес на адресно-информационнуюшину (фиг, 1), Далее выставляетсясигнал запроса внешнего устройства(3 пр) и сигнал чтения (3 почт) и сприходом тактового сигнала адрес записывается сигналом с первого элемента И 24 (фиг. 2) в регистр 2 адреса(фиг. 1). Если эаписанныи адрес соответствует, зоне блока 4 памяти, годешифратор 3 адреса выдает сигнална элемент И-НЕ 29, который устанавливает триггер 25 в единичное состояние (фиг. 2). Триггер 25 подает сиг"нал выбора на третий вход управленияблока 4 памяти. Так как блок 6 управления задал режим чтения, срабатывает второй элемент И 30 и дает разрешающий сигнал на информационный входтриггера 26, который срабатывает сприходом тактового импульса и формирует сигнал чтения на инверсном выходе, который поступает на четвертыйвход управления блока 4 памяти в товремя, как с прямого выхода триггера26 через элемент ИЛИ-НЕ 35 на седьмой вход 21 блока 6 управления подается сигнал ответа. Таким образомдля блока 4 памяти сформированы все необходимые сигналы для чтения информации, т.е. Регистр 2 адреса:выставляет адрес, пс которому необходимо произвести чтение информации, триггер 25 выбирает кристалл памяти, а триггер 26 задает режим его работы - , чтение. Информация с входов-выходов блока 4 памяти по адресно-информационной шине поступает в блок б управления для обработки. Триггер 26 дает сигнал ответа внешнего устройства через элемент ИЛИ-НЕ 35 с седьмого выхода 19 блока 5 синхронизации на вход блока б управления, и как только информация будет считана блоком 6 управления, он снимает сигнал запроса и информация поступает с первого выхода 7 блока синхронизации на первый вход регистра 2 адреса, сбрасывает регистр 2 и триггеры 25 и 26.1 лкл чтения окончен. В цикле чтения считываемая из блока 4 памяти информация поступает на входы компараторов 38 и 39 (фиг. 3) для анализа. Если в ячейке блока 4 памяти (и-разрядном слове) содержится хотя бы одна логическая единица, то она подвергается анализу на уровень деградации. Компаратор 38 (фиг. 3) срабатывает в том случае, если уровень считываемогоР сигнала больше максимального допустимого уровня логического нуля, т.е. он срабатывает всегда, когда считыва" ется логическая единица, Компаратор 39 не срабатывает при считывании ло-фгической единицы в том случае, если ее уровень ниже допустимого. В этом случае на выкоде элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 40 появляется логическая единица, которая дает разрешение на работу триггеру 34 (Фиг. 2) через элемент ИЛИ 37 (Фиг. 3). Триггер 34 срабатывает при наличии разрешения по окончании цикла чтения и своим инверсным выкодом дает сигнал блоку б управления о необходимости Регенерации считанной информации по данному адресу. По этому сигналу блок управления выставляет снова тот же адрес, что и в предыдущем цикле, Формирует сигналы ИСАр ЗПР и записир по которым по тактовому сигналу вновь записывается адрес в регистр 2 адреса, срабатывает триггер 25 (Фиг, 2), разрешая работу триггера 27 совместно с сигналом Запись , Сигналы с элемента И ЗЗ и с триггера 34 (через элементИ 33) разрешают работу триггерйф 28.С приходом тактового сигнала триггеры 27 и 28 срабатывают и подают сигналы Запись" и "Стирание" с пятого и шестого выходов 17 и 8 блока 5 синхронизации соответственно на пятый 5 и шестой входы блока 4 памяти(фиг. 1 и 2)Таким образом, в блоке 4 памяти стирается информация в той ячейке, в которой необходимо регенерировать информацию (регистр 2 адре са выставил адрес, где необходимостереть информацию, триггер 27 выбрал блок 4 памяти, а триггеры 27 и 28 сформировали сигналы "Запись" и"Стирание" ). Одновременно триггер 27 15 разрешает работу элемента 36 задержки (фиг. 2), который через строго определенное время (2-5 шз) выдает сигнал "Ответ" на вход с седьмого выхода19 блока 6 управления через элемент 20 ИЛИ-НЕ 35 на вход блока 6 управления, Триггер 28 сбрасывает триггер 34 при установлении в единичное состояние. Элемент 36 задержки необходим для установления циклов записи и стира ния в блоке 4 памяти больше цикла чтения. С приходом сигнала "Ответ" с выхода 19 блока 5 синхронизации на вход блока 6 управления от элемента ИЛИ-НЕ 35 блок 1 снимает сигнал "Зап"З 0 рос", который, поступая на третий вход 11 блока 5 синхронизации, сбрасывает триггеры 27 и 28, Цикл стирания окончен, Далее блок 6 управления аналогичным образом повторяет цикл записи в ту же ячейку, только на адресно-информационной шине устанавливается блоком 6 управления информация, которую необходимо записать, а триггер 28, Формирующий сигнал Сти ранке", не срабатывает, так как сброшен триггер 34 (признак регенерации), Информация, считанная из данной ячейки, записывается вновь, т,е, происходит процесс регенерации. Описанный 45 процесс происходит каждый раз, если компараторы 38 и 39 (фиг. 3) фиксируют деградацию уровня сигнала ниже допустимого. Если необходимо запи сать в какую-либо ячейку памяти новую информацию, то блок 6 управления формирует сигнал стирания, который устанавливает триггер 34 в единичное состояние. Тригтер выставляет сигнал "Регенерация" на восьмой выход 20 блока 5 синхронизации, который поступает на вход блока 6 управления. В дальнейшем процесс полностью совпадает с циклом регейерации, только блок 6 управления выставляет новую информацию для записи в ячейку памяти.изобретенияФормула1. Запоминающее устройство с защитой информации от разрушения, содер,жащее регистр адреса, .выходы которого соединены с входами дешифратора адреса, а управляющие входы подключены к выходам первой группы блока синхронизации, и блок памяти, о т - л и ч а ю щ е е с я тем, что, с целью повьппения надежности, в него введен блок логического анализа, причем входы блока логического ачализа соединены с выходами блока памяти, информационными входами регистра ад-реса и являются адресно-информационными входами-выходами устройства, адресные входы блока памяти подключены к выходам регистра адреса, а управляющие входы соединены с выходами второй группы блока синхронизации, выходы третьей группы и входы группы которого являются соответственно управляющими выходами и входами устройства, а первый и второй входы подклю" чены соответственно к выходу дешифратора адреса и к выходу блока логического анализа.2. Устройство по п, 1, о т л ич а ю щ е е с я тем, что блок логического анализа содержит компараторы, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент ИЛИ, причем одни входы компараторов попарно объединены и являются входами блока логического анализа, а дру. гие входы подключены к шинам соответствующих опорных напряжений, выходы компараторов каждой пары соединены свходами соответствующих элементовИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых подключены к входам элемента ИЛИ, выход которого является выходом блока логя.ческого анализа, 12593351259335 Составитель О.Ис Техред М.Ходанич орректор И.Иус оров едакт каз 5128 ми отк едприятие, г. Ужгород, ул. Проектная, 4 ес ВНИИПИ Госу по делам3035, Москва,Производственно-поли раж 543ственногбретений35, Рауш Подписно та СССР ытий д, 4/5