Запоминающее устройство

(50 4 С. 11 С 11/40 ГОСУДАРСТВЕННЫ ПО ДЕЛАМ ИЗОБРЕ НОМИТЕТ СССР НИЙ И ОТНРЫТИЙ Я13(72) Ю,В В,А,Некл (53) 681 (56) Зле Микроэле1 ЕЕЕ ик Сер.п, 3, с. 15.Б 1 гсойз,ая техникака, 1975,Яо 1 Ы Бгас ктрониЛ. оГ5, р.5 98 етСАНИЕ ИЭОБРЕ ТОРСКОМУ СВИДЕТЕЛЬСТВ(57) Изобретение относится к вычислительной технике, в частности к интегральным запоминающим устройствамна биполярных транзисторах. Цельюизобретения является повышение быстродействия:запоминающего устройства,(ЗУ). ЗУ содержит матрицу элементовпамяти на биполярных транзисторах,две группы усилительных и первуюгруппу нагрузочных транзисторов, источники тока строк и управляющиетранзисторы, служащие для выборкистрок, три группы переключающих транзисторов,и три источника тока, служащие для выборки разрядов. Кроме того,в устройство введены вторая группанагрузочных транзисторов, третьягруппа резисторов, четвертая группапереключающих транзисторов, две группы диодов, создающих форсированныйрежим переэаряда емкостей разрядныхшин, и четвертый источник тока разрядов, созданиций дополнительный токв разрядных шинах устройства, Поскольку дополнительный ток протекатолько в течение форсированного рема переходного процесса перезарядаемкостей разрядных шин, время выборки снижается. Помехоустойчивость ЗУне снижается, так как в стационарномрежиме дополнительный ток в вибираемый элемент памяти не течет. 2 ил.Изобретение относится к вычислительной технике и может быть применено в запоминающих устройствах (ЗУ), выполненных на биполярных запоминающих транзисторах.Цель изобретения - повышение быСтродействия устройства.На фиг. 1 представлена принципиальная схема предлагаемого устройства; на фиг. 2 - принципиальная схема элемента памяти.Предлагаемое устройство содержит (фиг. 1) матрицу элементов 1 -1 памяти, соединенных в ш строк шинами 2,-2 и и столбцов разрядными шинами 3, -3 и 4 -4, управляющие транзисторы 5 -5 , первую группу резисторов 6 -6 адресные входы 7, -7 строк, шину 8 питания, первую 9, -9 и вторую 10, -10 группы усилительных транзисторов с выходами 11 и 12 и управляющими входами 13 и 14 устройства, первую группу нагрузочных транзисторов 151 -15 , вторую группу9резисторов 16-16 , шину 17 первого опорного напряжения, группы с первой по третью переключающих транзисторов 18 -18 19 - 19 и 20 -20 с адресЬ 1 Иными входами 21, -21 разрядов устройства, источники 22-24 с первого по третий тока разрядов, первую 25, - 25 и вторую 26 -26 группы диодов, вторую группу нагрузочных транзисторов 27,-27 , третью группу резисторов 281 -28, шины 29 и 30 соответственно второго и третьего опорных напряжений, четвертую группу переключающих транзисторов 31, -31, четвертый источник 32 тока разрядов и источники 33-33 тока строк, каждый из элементов 1 ц -1памяти содержит (фиг1) первый 34 и второй 35 запоминающие транзисторы и нагрузочные элементы 36 и 37, выполненные на резисторах или транзисторах 38 и 39 (фиг. 2). Резисторы 28 и шина 30 в некоторых применениях могут быть исключены. Данное устройство может быть использовано также в ЗУ с потенциальным считыванием, в которыхбазы транзисторов 9 и 10 соединеныс соответствующими шинами 3 и 4, аэмиттеры этих транзисторов в каждомстолбце соединены между собой и сдополнительными источниками токов. Предлагаемое устройство работаетследующим образом.выборка информации осуществляетсяобычным для ЗУ такого типа образом.Рассмотрим для определенности выборку элемента 1 памяти. При выборке 5 этого элемента с входа 7 ток не поступает и на шине 2, поддерживаетсянизкий потенциалНа входе 21низкий потенциал и транзисторы 18,19 2031, выключены, Потенциалы 1 О на шинах 3, и 4, равны, поддерживаются транзистором 15 на высокомуровне и определяются из уравнения ВП - Е - О рш опт 6315 15где О- величина первого опорного напряжения на шине 17;О - прямое напряжение эмитьэ 15терного перехода транзис тора 15,Величины опорных напряжений нашине 30 Еи на шине 29 Е выбиод 3 оптраются из соотношений бП 1 Б Р с Е +опх - оп 3 Бэ грй 1 где О 5 р30 и ПБэгр 27 граничные напряженияотпирания диодов 25,26, и транзистора27При этом диоды 25 , 26 и тран 35 зистор 27, закрыты, При выборке элемента 1 ток, поступающий из источника опорного напряжения на шину7 , выключается и через эмиттерныйповторитель на транзисторе 5 на ши 40 ну 2, поступает положительный импульс напряжения, а в результатеподачи импульса напряжения на вход21, в шине 31 и 4через транзисто-ры 18, и 19, поступают разрядные45 токи 1, приблизительно равные токам,задаваемым источниками 22 и 23. Одновременно включается транзистор 20,и его коллекторный ток (приблизительно равный току источника 24) проте 50 кающий через резистор 16, приводитк снижению потенциала на базе транзистора 15, . В результате транзистор15, закрывается и начинается процессразрядки емкостей Сразряцных шин55 3 и 4 токами этих шин 1 , а потенциалы на этих шинах понйжаются. Привыборке включается транзистор 31 и1его коллекторный ток (приблизительрв в котором аО - логический перершпад напряжения на разрядной шине, а ток 1 складывается из тока 1, и тока через соответствущий диод 25 или 26,. В ЗУ большой информационной емкости (более четырех К бит) С образуется емкостями ш элементов памяти и величинапо отнорш,шению к полной задержке считываниясоставляет 15 20 м (О 5 О 7) и задержки сигналов в транзисторах 5 15 и 27, пренебрежимо малы в1сравнении с Т , что повышает быстродействие ЗУ.Рассмотрим считывание логической в и1 из элемента 1 . При этом тран 11зистор 35 включен, а транзистор 34 выключен. Величина Е выбираетсяоптиз соотношения 35Е - Ц м Ц011 Т БЭ 27 = 655 БЭЪ 5 ЗЯБ напряжения напрямосмещенномэмиттерном переходе транзисторов27, 35 и диода 26соответственнопотенциал базытранзистора 35 в 45режиме выборки. БЭ 27 ф БЭЭ 5и ОБ БЭ 5 При этом по окончании процесса разряда емкости шины 4 , когда потен 1 фциал на ней опускается на столько, 50 что отпирается эмиттерный переход транзистора 35, диод 26 закрывается, а транзистор 27, открывается и ток отводится в транзистор 27 , обеспечивает ускоренный перезаряд емкостей 55 шин 3, 4 и протекает в них только в течение длительности переходного процесса в этих шинах, за счет чего 312560но равный току 1 источника 32) протекает через резистор 28, и понижает, потенциал на коллекторе транзистора 3 1,. В результате этого диоды 25,и 26, отпираются и часть тока 15 через эти диоды поступает в шины 3 и 4 Длительность с процессаразряда емкости С определяется соотношением 97повышается быстродействие устройства. В стационарном режиме дополнительный ток в разрядных шинах не течет, поэтому помехоустойчивость не снижается,Формула и щ о б р е т е н и яЗапоминающее устройство, содержащее группы усилительных транзисторов, управляющие транзисторы, первую группу нагрузочных транзисторов, группы переключающих транзисторов, группы резисторов, источники тока строк, источники тока разрядов в матрицу элементов памяти, каждый из которых состоит из нагрузочных элементов, выполненных из резисторов, первого и второго запоминающих транзисторов, коллекторы и базы которых соединены по триггерной схеме с первыми выводами нагрузочных элементов, первые эмиттеры подключены к входу соответствующего источника тока строки, а вторые эмиттеры - соответственно к первой и второй разрядным шинам столбца матрицы, причем вторые выводы нагрузочных элементов всех элементов памяти строки соединены с эмиттером соответствующего управляющего транзистора, коллектор и база которого подключены к выводам соответствующего резистора первой группы, первая разрядная шина каждого столбца матрицы соединена с эмиттером одноименного усилительного транзистора первой группы, коллектором одноименного переключающего транзистора первой группы и первым эмиттером соответствующего нагрузочного транзистора первой группы, второй эмиттер которого подключен к второй разрядной шине этого же столбца матрицы, эмиттеру одноименного усилительного транзистора второй группы и коллектору одноименного переключающего транзистора второй группы, база каждого нагрузочного транзистора первой группы подключена к коллектору одночменного переключающего транзистора третьей группы и первому выводу одноименного резистора второй группы, эмиттеры переключающих транзисторов групп с первой по третью соединены с входами источников тока разрядов с первого по третий соответственно, выходы источников тока соединены с шиной нулевого потенциала, коллекторы управ1256097 5ляющих транзисторов и нагрузочных транзисторов первой группы подключены к шине питания, базы одноименных переключающих транзисторов групп с первой по третью объединены и являются адресными входами разрядов устройства, адресными входами строк которого являются базы управляющих транзисторов, коллекторы и базы усилительных транзисторов первой и второй групп являются соответственно выходами и управляющими входами устройства, вторые выводы резисторов второй группы соединены с шиной первого опорного напряжения устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит вторую группу нагрузочных транзисторов, группы диодов, четвертый источник тока разрядов, четвертую группу переключащих транзисторов и третью группу резисторов, первый вывод каждого из которых соединен с катодами одноименных диодов первой и второй групп, эмиттером одноименного нагруэочного транзистора второй группы и коллектором одноименного переключающего транзистора четвертой группы, эмиттер которого подключен к входу четвертого источника тока разрядов, выход которого соединен с шиной нулевого потенциала, причем база каждого 10 переключающего транзистора четвертойгруппы подключена к базе одноименного переключающего транзистора первой группы, коллекторы нагрузочных транзисторов второй группы подключе ны к шине питания, а базы соединеныс шиной второго опорного напряжения, вторые выводы резисторов третьей группы подключены к шине, третьего опорного напряжения, аноды дио дов первой и второй группсоединены соответственно с первой и второй разрядными шинами одноименного столбца матрицы.1256097Составитель Т.Зайцева Редактор А.Сабо Техред А,Кравчук Корректор Л.Пилипенко Заказ 4830/52 Тираж 543 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская.наб., д.4/5Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4