Функциональный преобразователь

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХ РЕСПУБЛ 5/ 11 24-2(21) 3856218/ 4 (22) 18,02.85 (46) 15,08.86. Бюл (71) Пензенский по ститут 0 ехнический и ание циоение,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Петров В.П. Проектировровых систем. М.: Машиностр1967, с. 228.Оранский А.М. Аппаратные метов цифровой вычислительной техникМинск, изд-во БГУ им. В.И,Ленина1977, с, 54-55.(57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих специализированных устройстви систем управления технологическими процессами. Целью изобретения .является повышение быстродействия. Устройство содержит регистр аргумента,блок памяти, сумматор, два сумматора-вычитателя, два регистра сдвига,схему сравнения и блок управления.Достижение поставленной цели обеспечивается исключением операции умножения, 1 з,пф-лы. 2 ил.125Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих специализированных устройств исистем управления технологическимипроцессами.Целью изобретения является повьппение быстродействия.На Фиг.1 представлена блок-схемафункционального преобразователя; на Офиг.2 - блок-схема блока управления.Функциональный преобразователь содержит регистр 1 аргумента, блок 2памяти, сумматор 3, регистр 4 сдвига, сумматор-вычитатель 5, схему 6 5сравнения, сумматор-вычитатель 7, регистр 8 сдвига и блок 9 управления.Блок управления содержит формирователь 10 импульсов, элемент 11 задержки, элемент ИЛИ 12, триггер 13, 20элемент И 14, генератор 15 импульсов, элемент ИПИ 16, регистр 17 сдвига, элементы И 18 и 19, элементИЛИ 20,Устройство работает следующим об"разом.Сигнал, определяющий начало цикла вычисления, по входу "Пуск" поступает на формирователь 10 блока 9 управления. Формирователь 10 вырабатывает стандартный импульс, которыйпоступает на первый выход блока 9управления и обеспечивает обнуление сумматоров-вычитателей 5 и 7,сумматора 3, также занесение начальных значений аргумента х в регистр 1н приращения аргумента Ьх в регистр8. Сигнал с выхода Формирователя 10,кроме того, задерживается элементом11 задержки на интервал времени, несколько превышающий длительность импульса, формируемого формирователем10. Таким образом, импульс, появляющийся на выходе элемента 11 задержки, обеспечивает взведение триггера13 блока 9 управления в единичноесостояние, а также занесение выбираемых из блока 2 памяти по адресу, определяемому старшими разрядами регистра 1 аргумента, значений функцииу; и приращения функции Ьу;, -усоответственно н сумматор 3 и регистр 4.Импульс с выхода элемента 11 задержки поступает также через элемент ИЛИ 16 на вход регистра 17 блока 9 управления, обеспечивая запись единицы в его младший разряд, Импульсы 03 2с выхода генератора 15 импульсов начинают поступать через открытый эле- .мент И 14 на вход регистра 17 сдвига, обеспечивая продвижение единицы по всем его разрядам. В целях исключениянозможных "гонок" импульсов с выходов элемента 11 задержки и генератора 15 импульсов выходы младпих разрядов регистра 17 сдвига не участвуютв формировании серии управляющих сигналов. Первый из сигналов, формируемый на первом выходе регистра 17 сдвига, поступает на вход схемы 6 сравнения, где сравнивается величина х, - младшие разрядь 1 регистра 1 аргумента х - с содержимым сумматора-вычитателя 7. В случае равеньстна сраннинаемых величин на первомвыходе схемы 6 сравнения кодов посигналу, поступающему на его стробирующий вход, вырабатывается импульс,который поступает через элементИЛИ 12 на вход триггера 13, устанавливая его в нулевое состояние, Крометого, сигналом с первого выхода схемы б сравнения кодов обеспечиваетсяподсуммирование к содержимому сумматора 3 результата, содержащегося в первом сумматоре-вычитателе 5, т.еуу; + ьу, На этом вычисления заканчиваются, а результат вычислениязначения Функцииснимаетсяс информационных выходов сумматора 3. В противном случае регистр 17 сдвига прополжает работать и импульс, формируе"мый на его втором выходе, поступаетна управляющие входы регистров 4 и 8сдвига, обеспечивая сдвиг содержимо"го этих регистров на один разрядвправо, т.еделение на 2.Так как н рассматриваемом случаесодержимое сумматора-вычитйтеля 7 неравно величине х О , , то на нтором выходе схемы 6 сравнения кодовустанавливается сигнал, принимающийдва возможных значения в зависимости от результата сравнения: сигнал высокого (единичного) уровня соответствует случаю х ос хд, сигнал низкого (нулевого) уровня соответствует случаю хгО 1хпО т При этом устройство работает сле" Дующим образом. Если хО х, то сигнал с вто"О, -с 1рого выхода схемы 6 сравнения открывает элемент И 19, на второй вход которого поступает импульс с третьего выхода регистра 17 сдвига. Сигналс выхода элемента И 19 подается на входы управления вычитанием сумматоров-вычитателей 5 и 7, обеспечивая выполнение операции вычитания из содержимого сумматоров-вычитателей содержимого первого и второго дополнительных регистров 4 и 8 сдвига, т.е,х = х - Ьх и й 9 10В случае, если х х, то сигО. 1нал низкого уровня с второго выхода схемы 6 сравнения кодов открывает по инверсному входу элемент И 18 и сиг 15 нал с третьего выхода регистра 17 сдвига поступает через открытый элемент И 18 на вход управления сложением сумматоров-вычитателей 5 и 7, обеспечивая выполнение операции сумЮ мирования. При этом в сумматорах-вычитателях формируются результатыхд =- х +дх"ун = ун+25Импульсы, формируемые на выходе элементов И 18 и 19, поступают через элемент ИЛИ 20 на второй вход элемента ИЛИ 16 и затем на вход регистра 17 сдвига, обеспечивая запись еди-З 0 ницы в его младший разряд.Далее весь основной цикл гычисления повторяется до получения равенства х, . = х. Причем минимально возможное приращение по оси соответствует шагу аргумента. Очевидно, что минимальное число таких циклов (г), определяется величиной шага таблицы.Формула изобретения1, Функциональный преобразователь, содержащий сумматор, блок памяти, регистр аргумента и блок управления 5 первый выход которого соединен с вхо дом установки в О сумматора и входом синхронизации регистра аргумента, информационный вход и выход старших разрядов которого соединены соответ ственно с входом аргумента преобразователя и адресным входом блока памяти, выход старших разрядов которого соединен с первым информационным входом сумматора, вход синхронизации и 55 выход которого соединены соответственно с вторым выходом блока управления и выходом преобразователя, о личающийся тем, что, с целью повышения быстродействия, ь не го введены два регистра сдвига, два сумматора-вычитателя и схема сравнения, первый и второй информационные входы которой соединены соответственно с выходом младших разрядов регистра аргумента и выходом первого сумматора-вычитателя, информационный вход которого соединен с выходом первого регистра сдвига, информационный вход которого соединен с входом приращения аргумента преобразователя, выход младших разрядов блока памяти соединен с информационным входом второго регистра сдвига, выход которого соединен с информационным входом второго сумматора-вычитателя, выход которого соединен с вторым информационным входом сумматора, вход разрешения считывания которого соединен с выходом сигнала равенства схемы сравнения и входом признака суммирования приращенных функций блока управления, вход признака продолжения вычисления которого соединен с выходом. сигнала неравенства схемы сравнения, вход стробирования которой соединен с третьим выходом блока управления, четвертый выход которого соединен с входами сдвига первого и второго регистров сдвига, пятый выход блока управления соединен с входами управлением суммированием первого и второго сумматоров-вычитателей, входы управления вычитанием которых соединены с шестым выходом блока управления, первый выход которого соединен с входом синхронизации первого регистра сдвига и входами установки в "О" первого и второго сумматороввычитателей, второй выход блока управления соединен с входом синхронизации второго регистра сдвига, вход запуска блока управления соединенс входом запуска преобразователя.2. Преобразователь по п. 1, о т - . д и ч а ю щ и й с я тем, что блок управления содержит формирователь импульсов, элемент задержки, три элемента ИЛИ, генератор импульсов, три элемента И, триггер и регистр сдвига, причем вход запуска блока управления соединен с входом формирователя импульсов, выход которого соединен с первым выходом блока управления, первым входом первого элемента ИЛИ и через элемент задержки соеди нен с вторым выходом блока управлеиния, входом установки в 1 триггера и первым входом второго элемента ИЛИ, выход которого соединен с входом разрешения записи в младший разряд регистра сдвига, выходы с первого по третий которого соединены соответственно с третьим и четвертым выходами блока управления и пер щ выми входами первого и второго элементов И, выход генератора импульсов соединен с первым входом третьего элемента И, выход и второй вход которого соединены соответственно с входом сдвига регистра сдвига и выходом триггера, вход установки в "О" которого соединен с выходом первогоэлемента ИЛИ, второй вход которогосоединен с входом признака суммирования приращения уцкции блока управления, вход признака продолжения вычислений которого соединен с вторымивходами первого и второго элементовИ, причем второй вход первого элемента И выполнен инверсным, выходы первого и второго элементов И соединенысоответственно с пятым и шестым выходами блока управления и первым и вторым входами третьего элемента ИЛИ, выход которого соединен с вторым входом второоэлемента ИЛИ.)47 Тираж 671 ВНИИПИ Государственногопо делам изобретений и 113035, Москва, Ж, Ра о итета ССС открытийушская на Производственно-полиграфическое предприятие, г.Ужгород,ая,Составитель А.Зоринктор И.Рыбченко .Техред М.Ходаннч Корректор М.Самборская