Запоминающее устройство

ОСУДАРСТВЕННЫИ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Минский радиотехнический институт (72) В. К. Конопелько и А. Н. Осипов (53) 621.327.6 (088.8)(54) (57) 1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, солержашее основной блок памяти, входы первой группы которого соединены с выходами первой группы дополнительного блока памяти, входами первой группы блока тестового контроля и являются входами первой группы устройства, выходы второй группы блока тестового контроля соединены с входами первой группы блока сравнения, входами первой группы блока памяти дефектных адресов, входами де шифратора, выходы которого соединены с входами второй группы основного блока памяти, выход которого соединен с первым входом коммутатора, второй вход которого соединен с выходом дополнительного блока памяти, входы второй группы которого соединены с выходами блока сравнения, входами второй группы блока памяти дефектных адресов и входами первого элемента ИЛИ, выход которого соединен с третьим входом коммутатора, выход которого соединен с первым входом блока вывода и первым входом блока анализа ошибок, первый вход блока памяти дефектных адресов является первым управляюшим входом устройства, входы третьей группы основного и дополнительного блоков памяти соединены с первым выходом блока управления, второй выход соединен с вторым входом блока вывода, выход которого является выходом устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит блок диагностики, блок анализа ошибок и блок приоритета, входы первой группы которого соединены с входами группы,ЯО 1203596 блока сравнения и выходами блока памятидефектных адресов, выходы блока приоритета соединены с входами третьей группыблока памяти дефектных адресов, первый,второй и третий входы блока диагностикиявляются соответственно вторым, третьими четвертым управляюшими входами устройства, четвертый вход блока лиагостики соединен с первым выходом блока анализа ошибок, а пятый вход- с вторымвходом блока анализа ошибок и первымвыходом блока тестового контроля, первый,второй и третий выходы блока диагностикисоединены соответственно с первым, вторыми третьим входом блока управления, первыйвход блока тестового контроля соединенс четвертым выходом блока диагностики,вторым входом блока памяти дефектныхэ, 2адресов, третьим входом блока анализа ошибок, четвертый вход которого соединен с четвертым входом блока тестового контроляи вторым входом блока приоритета, выход Скоммутатора соединен с четвертым входомблока анализа ошибок, второй вход которого фсоединен с вторым входом блока тестовогоконтроля, третьим входом блока памятидефектных адресов и является вторым выходом устройства,СР2. Устройство по п, 1, отличающееся тем, (;Дчто блок диагностики содержит первый, рвторой, третий элементы И и втооой элементИЛИ, первый вход которого является треть- каффим входом блока, а выход - третьим выхо- ОЪдом блока, первый вход второго элементаИЛИ является первым входом блока и соединен с первым входом первого элемента И,выход которого является первым выхоломблока, второй вход второго элемента И яв- юфляется вторым входом блока и соединен спервым входом третьего элемента И, выходкоторого является вторым выходом блока,второй вход второго элемента ИЛИ является трегьим входом блока, второй вход первого элемента И является третьим входом1203596 блока и соединен с выходом второго элемента И, второй вход третьего элемента И является четвертым выходом блока.3. Устройство по п. 1, отличающееся тем, что блок анализа ошибок содержит первый и второй Р-триггеры, сумматор цо модулю два, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый элементы И и третий элемент ИЛИ, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с первым входом пятого, первым входом шестого элементов И и является вторым входом блока, первый вход блока соединен соответственно с первым входом седьмого, вторым входом восьмого и вторым входом шестого элементов И, третий вход которого соединен с третьим входом седьмого элемента И, первым входом восьмого элемента И, вторым входом девятого элемента И, первым входом десятого элеИзобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может оыть использовано для повышения быстродействия устройства при отбраковке микросхем.Цель изобретения - повышение быстродействия устройства.На фиг.представлена блок-схема запоминающего устройства; ца фиг. 2функциональная схема блока диагностики; на фиг. 3 - функциональная схема блока анализа а ош и бок.Запоминающее устройство содержит основной блок 1 памяти, входы первой группы которого, соединены с входами первой группы дополнительного блока 2 памяти, выходами первой группы блока 3 тестового контроля и являются входами первой группы 4 устройства, выходы второй группы 5 блока 3 тестового контроля соединены с входами первой группы блока 6 сравнения, входами первой группы блока 7 памяти дефектных адресов, входами дешифратора 8, выходы 9 которого соединены с входами второй группы основного блока 1 памяти, выход 10 которого соединен с первым входом коммутатора 11, второй вход которого соединен с выходом 12 дополнительного блока 2 памяти, входы второй группы которого соединены с выходами 13 блока 6 сравнения, входами второй группы блока 7 памяти дефектных адресов и входами первого ИЛИ 14 элемента, выход 15 которого соединен с третьим входом коммутатора 11, выход 16 которого соединен с первым входом блока 17 вывода, первым мента И и является третьим входом блока, четвертый вход блока соединен с вторым входом пятого элемента И, выход пятого э,:емецта И соединен с Р-входами первого и второго Р-триггеров, выход первого Р- триггера соединен с первым входом девятого элемента И и первым входом сумматора по модулю два, выход которого соединен с вторым входом шестого элемента И, выход второго Р-триггера соединен с вторым входом сумматора по модулю два и вторым входом десятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с выходом девятого элемента И, выходы седьмого и восьмого элементов И соединены соответственно с синхровходами первого и второго Р-триггеров, выход шестого элемента И и является вторым выходом блока. входом блока 8 анализа ошибок, первый 19 вход блока 7 памяти дефектных адресов является первым управляющим входом устройства, входы третьей группы основного 1 5 и дополнительного 2 блоков памяти соединены с первым выходом 20 блока 2 управления, второй ьыход 22 которого соединен с вторым входом блока 17 вывода, выход которого является первым выходом 23 устроиства, первый 24, второй 25 и третий 26 О выходы блока 27 диагностики соединеныс соответствующими входами блока 21 управления, первый, второй и третий входы блока 27 диагностики являются вторым 28, треть им 29 и четвертым 30 управляющими входами устройства, четвертый вход блока 27 диагнос тики соединен с первым выходом блока 18 анализа ошибок, пятый вход 31 блока диагностики соединен с вторым входом блока 18 анализа ошибок и первым выходом блока 3 тестового контроля, первый вход блока 3 20 тестового контроля, соединенный с четвертым 32 выходом блока 27 диагностики, вторым входом блока 7 памяти дефектных адресов, третьим входом блока 18 анализа ошибок, четвертый вход которого соединен с вторым 33 выходом блока 3 тестового контроля 25и входом блока 34 приоритета, выходы кото.рого соединены с входами третьей 35 группы блока памяти дефектных адресов, а входы соединены с входами второй группы блока сравнения и выходами 36 блока 7 памяти зо дефектных адресов, четвертый выход 37 блока 18 анализа ошибок соединен с вторым входом 38 блока 3 тестового контроля, вто 1203596Режимработы Вход 28 Вход 27ВК РЗ Вход 24 Вход 25 0 1 0Запись Чтение Хранение Контроль Запись 50 55 рым входом блока 7 памяти дефектных адресов и является вторым 39 выходом устройства.Блок диагностики 27 содержит первый 40, второй 41, третий 42 элементы И и элемент ИЛИ 43.Блок 18 анализа ошибок содержит элементы И 44 - 50, элемент ИЛИ 51, Р-триггеры 52 и 53 и сумматор 54 по модулю два,Устройство работает следующим образом.После подключения питания ца шину 19 подается единичный сигнал на блок 7 памяти. Затем на шине 9 устанавливается нулевой сигнал и осуществляется диагностический режим, в результате которого происходит определение местоположения дефектов и подключение годных разрядов дополнительного блока 2 памяти вместо разрядов с дефектными элементами памяти (ЭП) основного блока 1 памяти,Для организации диагностического режима на шину 28 выборки кристалла (ВК) и шину 29 разрешения записи (РЗ) подаются единичные сигналы в соответствии с таблицей, а на адресные входы устройства нулевые сигналы Входы блока 2 логики управленин При этом на выходе 32 элемента И 41 блока 27 диагностической логики устанавливается единичный сигнал. Данный сигнал разрешает работу блока 7 и запускает блок 3. Сигнал с выхода 31 используется для синхронизации работы блока 18 анализа и блока 27 диагностики. Выход 33 используется для синхронизации работы блока 18 анализа и блока 34 приоритета. Причем младшему разряду кода адреса, поступающего с блока 3, соответствует младший разряд входной адресной шины, второму разряду кода адреса - второй разряд адресной шины и т. д. Таким образом, адрес опрашиваемого ЭП изменяется последовательно и построчно. Происходит опрос ЭП в соответствии с кодом адреса опрашиваемого ЭП, На всех выходах 3 блока 6 присутствуют нулевые сигналы, т. е. обращение к разрядам дополнительного блока памяти не происходит, все они отключены. Опрашивается основной блок памяти по адресу, задающимся блоком 3 На выходе 24 элемента И 40 блока 27 диагностической логики устанавливается уровень логического О. Сигнал на выходе 25 элемента И 42 меняется в такт с изменением сигнала на входе 31. В результате на входы 24 и 25 блока 21 управления в диагностическом режиме поступают сигналы, орга 5 О 15 20 25 зо 35 40 45 низующие поочередно циклы записи и считывания в такт с изменением си нала ца выходе 31.В первом такте работы на входах 24 и 25 блока 2 управления устанавливается соответственно нулевой и единичный сигналы. Происходит контрольное считывание информации с опрашиваемого ЭП. На всех выходах 13 устанавливаются уровни логи. ческого О. На выходе 15 элемента ИЛИ 14 присутствует нулевой сигнал. Информация считывается из основного блока памяти по шине 10 через коммутатор на вход 16 блока 17. Считанная информация с выхода 16 посупает на инверсный вход элемента И блока 18 анализа, на второй вход которого поступает единичный сигнал с входа 32 блока 27. Проинвертированная информация с выхода элемента И 46 поступает на Р-входы Р-триггеров 52 и 53. На входы элементов И 48 и И 49 поступают синхроимцульсы с выходов 31 и 33 блока 3. В первом такте работы единичный сигнал появляется на выходе элемента И 48. Сигнал с выхода элемента И 48 постпает на синхровход Р-триггера 52 и разрешает запись в него считанной проинвертированной информации,Во втором такте работы устройства ца выходе 31 блока 3 появляется единичный сигнал. Соответственно на входах 24 и 25 блока 21 устанавливаются уровни логического О, что соответствует режиму конт. рольной записи. Информация с выхода Р- триггера 52 через открытые элементы И 46, ИЛИ 51 и И 44 поступает на информационный вход блока 27. Происходит запись информации в ЭП основного блока 1 памяти по прежнемх адресу.В третьем такте работы устройства в диагностическом режиме на выходе 31 блока устанавливается нулевой сигнал, на входах 24 и 25 блока 21 - соответственно нулевой и единичный сигналы. Происходит контрольное считывание информации из ЭП основцогс блока памяти по прежнему адресу цо шине 10 через коммутатор 11 на вход 16 выходного блока 17. Считанная информация с выхода 16 поступает на инверсный вход элемента И 45 блока8 анализа. Восстановленная (вторично инвертированная информация) с выхода элемента И 45 заносится в Р-триггер 53, на синхровход которого в третьем такте поступает единичный сигнал с выхода элемента И 49. В четвертом такте работы на входах 2; и 24 блока 21 устанавливаются сигцаль:, соответствующие режиму контрольной записи. Информация с выхода Р-триггера 53 через открытые элементы И 50, ИЛИ 51 и И 44 поступает на информационный вход блока 27. Происходит запись информации в ЭП основного блока памяти по прежгц му адресу. В этот же период происходит сраь. нение информации, хранимой в Р-три;с рах 52 и 53, т. е. считанной в рых ц: рстьсм тактах работы. Если информация пе совпадает, т. е. опрашиваемый ЭГ исправен, то на выходе 35 элемента И 47 присутствует нулевой с игнал. Тогда в следу. ющем такте работы происходит изменение адреса опрашиваемого ЭГ 1, контроль которого осуществляется аналогично описанному.Если на дополнительном выводе 37 обнаружение отказов появляется единичный сигнал, то имеет место дефект ЭП типа постоянное хранение О или 1, Этот сигнал поступает в блок 7, на вторые входы которого поступают сигналы с выходов 35 блока 34 приоритета. На выходе 36 устанавливается уровень логической 1, который осуществляет выбор младшего резервного разряда. Если в блоке дефектных адресов хранятся адреса отказавших разрядов, т. е. вместо отказавших разрядов подключены резервные, то на соответствующих выходах блока 34 устанавливаются единичные сигналы. В этом случае при контрольной записи при сравнении кода адреса, хранимого в блоке 7, с входным адресом в блоке 6 происходит совпадение, и на одном из выходов 3 появляется единичный сигнал, который выбирает соответствующий резервный разряд блока 2. Запись информации осуществляется в ЭГ блоков 1 и 2. При контрольном считывании на выходе элемента ИЛИ 14 появляется единичный сигнал. Информация считывается из ЭП дополнительного блока 2 памяти по шине 12 через коммутатор1 на вход 16 блока7. Если при контроле подключенного резервного разряда обнаруживается дефектный ЭП, то на выходе 37 блока 18 и на одном из выходов 3 блока 6 сравнения одновременно присутствую единичные сигналы. После этого на соответствуюшем выходе 13 блока 6 всегда присутствует нулевой сигнал, т, е. происходит отключенис дефектного резервного разряда.В рабочем режиме на входы 28 и 29 подаются сигналы в соответствии с таблицей. Г 1 ри этом на выходе 32 элемента И 41 (фиг. 2) устанавливается нулевой сигнал. Таким образом, адрес опрашиваемого ЭП задается с адресных входов 4 и 5 устройства.При записи информации в исправныйразряд, код адреса которого не хранится 15в блоке 7, что определяется тем, что на выходах 13 блока 6 сравнения присутствуют нулевые сигналы, информация обычным образом заносится в ЭП основного блока 1 памяти. Причем, поскольку на выходе эле 2 ц мента ИЛИ 4 в режиме считывания нулевойсигнал, то информация считывается правильной на выход 39 блока 17 по шине 10 через коммутатор 11.Гри считывании при опросе дефектногоразряда на выходе элемента ИЛИ 4 появляется единичный сигнал, и информация считывается из исправного резервного разряда по шине 12 через коммутатор 1 и.выход 23 устройства,Изобретение позволяет повысить быстро 3 пдействие устройства путем уменьшения вре.ль Г. ерес 11303лиал Редактор О. ГоловаЗаказ 8425/56ВН СоставитеТехред И. В Тираж 583 ИПИ Государственн по делам изобретеМосква, Ж - 35, ППП Патент, г. У БородинКорректор ГПодписноеомитета СССРоткрытийская наб., д. 4/5д, ул. Проектная огонийРаушжгор Решетни