Устройство для коррекции микрокоманд

ЗОБРЕТ ПИСА АВТОРСКОМ юл. У 24 ий, А.И.Яодгор А.М.Шугаев я ГОСУДАРСТВЕННЫЙ НОМИТЕ ПО ДЕЛдМ ИЗОБРЕТЕНИЙ И(56) Авторское свидетельство СССРВ 840912, кл, О 06 Г 11/08, 1982,Патент США У 3573728, . кл . 340-172.5, 1971.Авторское свидетельство СССР У 615478, кл. 0 06 У 9/22, 1978. (54)(57) УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ МИКРОКОМАНД, содержащее блок памяти, выходной регистр, блок форькроваиия кода Хэммннга, схему сравнения, регистр синдромов, дешифратор, сумматор по модулю два, триг. гер блокировки, регистр микрокомаид, первый элемент И, причем выход блока памяти соединен с инфор,мационным входом выходного регистра, выход информационных разрядов которого соединен с входом блока формирования кода Хэмминга и первым информационным входом сумматора по модулю- два, первый выход блока формирования кода Хэмминга соединен с первым входом. схемы сравнения, выход контрольных разрядов выходного регистра соединен с вторым входом схемы сравнения, выход которой соединен с входом триггера блокировки и регистра синдромов, выход которого соединен с входаья дешифратора, первый выходкоторого соединен с вторым входом сумматора по модулю два, выход сумматора по модулю два связан с информационным входом блока памяти, прямой выход триггера 801164709 блокировки соединен с вторым входом ; выходного регистра, вход синхронизации устройства соединен с тактовым входом выходного регистра, тактовым входом регистра синдромов, входаяю синхронизации триггера блокировки, регистра микрокомацд и первым входом первого элемента И, инверсный выход триггера блокировки связан с вторым входом первого элемента И, выход которого соединен с входом записи блока памяти, выход контрольных разрядов выходно-, го регистра соединен с третьим информационным входом сумматора по модулю два, выход регистра микро- команд соединен с выходом макрокоманд устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены регистр адреса, два.коммутатора, буферный регистр адреса, элемент ИЛИ, второй элемент И, триггер адреса слова, регистр ошибок, причем выход регистра адреса связан с адресным входом блока памяти и информационным входом буферного регистра адреса, выход которого соединен с первым информационным входом перво-го коммутатора, выход которого соединен с информационным входом регистра адреса, прямой выход триггера блокировки соединен с управляющим входо первого коммутатора, первым входомвторого элемента И, входом разрешенизаписи буферного регистра адреса,первым установочным входом триггераадреса слова и является выходом блокировки устройства, адресный вход усройства соединен с вторым информационным входом первого коммутатора1164709 и с вторым установочным входом триггера адреса слова, выход которого связан с управляющим входом второго коммутатора, выход которого соединен, , с информационным входом регистра микрокоманд, выход сумматора по модулю два соединен с первым информационным входом второго коммутатора, выход второго элемента И соединен с первым информационным входом регистра ошибок, выход которого является выходом ошибок устройства, выход элемента, ИЛИ соединен с вторым входом второ 1Изобретение относится к вычислительной технике и может быть исполь- зовано при построении устройств мик,опрогр аммного управления .Цель изобретения - повышение быстродействия.Изобретение корректирует случайные ошибки, возникающие в управляющей памяти процессора в процессе цикла коррекции. При этом введение О режима коррекции не требует удлинения цикла процессора (в сравнении с прототипом), что в конечном счете ведет к повышению быстродействия процессора. 15На фиг. 1 изображена схема устройства для выборки микрокоманд; на фиг. 2 - временная диаграмма работы устройства.Устройство для выборки мюкрокоманды (фиг. 1) содержит блок памяти 1, выходной регистр 2, блок 3 формирования кода Хэмминга, сумматор по модулю два 4, схему сравнения 5, регистр 6 синдромов, дешифратор 7, 25 элемент ИЛИ 8, триггер 9 блокировки, первый элемент И 1 О, регистр ошибок 1, регистр 12 адреса, буферный регистр 13 адреса, первый коммутатор 14, регистр 15 макрокоманд, второй коммутатор 16, триггер 17 адреса слова, второй элемент И 8, адресный вход устройства 9 выход блокировки устройства 20, выход микрокоманд устройства 21, выход ошибок устройства 22, вход го элемента И, выход регистра синдромов соединен с входом, элементаИЛИ, второй выход дешифратора соединен с вторым информационным входомрегистра ошибок, вход синхронизацииустройства соединен с тактовыми входами регистра ошибок, регистра адресабуферного регистра адреса и тригге.ра адреса слова, вторсй выход блокаформирования кода Хэмминга соединен с вторым информационным входом второго коммутатора. 2синхронизации устройства 23. Выход блока памяти 1 соединен с информационным входом выходного регистра 2, Выход информационных разрядов выходного регистра 2 соединен с входом блока 3 формирования кода Хэмминга и первым информационным входом сумматора по модулю два 4. Выход сумматора по модулю два 4 соединен с информационным входом блока памяти 1. Первый выход блока 3 формирования кода Хэмьянга соединен с первым входом схемы сравнения 5.Выход контрольных разрядов выходного регистра 2 соединен с вторым входом схемы сравнения 5. Выходсхемы сравнения 5 соединен с входомрегистра 6 синдромов, выход которого соединен с входами дешифратора7 и элемента ИЛИ 8. Первый выходдешифратора 7 соединен с вторым входом сумматора по модулю два 4,Выход схемы сравнения 5 соединенс входом триггера 9 блокировки, Прямой выход триггера 9 блокировки соединен с первым входом второгоэлемента И 18, Второй информационный вход регистра 11 ошибок соединен с вторым выходом дешифратора7, Выход регистра 2 адреса соединен с адресным входом блока памяти1 и информационным входом буферного регистра 3 адреса, Выход буферного регистра 13 адреса соединен с первым информационным входом первого коммутатора 14, Выход первого ком3164709 4мутатора 14 соединен с информацион- ной регистр 2 двойного слова кодным входом регистра 12 адреса. Ин- Хэмминга, который сравнивается схеформационный вход регистра 15 мик- мой сравнения 5 с кодом Хэммингарокоманд соединен с выходом второго считанным из блока памяти.1. Резулькоммутатора 16, Управляющий вход таты. сравнения (синдромы) заносятвторого коммутатора 16 соединен с ся в регистр 6 синдромов, Кроме товыходом триггера 17 адреса слова, го, блок 3 формирования кода ХэмминВыход первого элемента И 10 соеди- га формирует разряды паритета длянен с входом записи блока памяти 1,Первый информационный вход второго 1 О ного слова для гередачислова для гередачи в централькоммутатора 16 соединен с выходом ный процессор.сумматора по модулю два 4. Инверс- Если синдромы ненулевые на выхои1ныи выход триггера 9 блокировки де дешифратора 7 появится номер сбойсоединен с вторым входом первого ного бита и байта. В соответствииэлемента И 10. Второй вход втоРого 11 с этим на сумматоре по модулю дваэлемента И 8 соединен с выходом эле инвертируется нужный бит считанмента ИЛИ 8. Выход второго элемента ного из блока памяти 1 двойногоИ 18 соединен с первым информационным слова.входом регистра 11 ошибок, Адресный Адрес считываемого из брес считываемого из блока памявход устройства 18 соединен с вторым 2 О ти 1 двойного слова соо слова, содержащегоинформационным входом первого комму- микрокоманду, находится в регистретатора 14 и первым установочным вхо адреса. Этот же адрес находитсядом триггера 17 адреса слова. Прямой в буферном регистре 13 адреса Пер- .выход триггера 9 блокировки соединен вый коммутатор 4 опреопределяет прис первым установочным входом триггера 25 ем адреса в регистр 12 (1адреса ад 7 адреса слова, .входом разрешения.эа- рес может заноситься каккак с адресписи буферного регистра 13 адреса, . ного входа устройства 19, так ивторым входом выходного, регистра 2, из буферного регистра 13 ),3 адреса) .а также с управляющим входом первого Микрокоманда занкрокоманда заносится в регистркоммутатора 14 и выходом блокировки 15 микрокоман Длустройства 20. Выход регистра 5 мик- ды равна четырем байтам, поэтомурокоманд соединен с выходом микро- выделение нужноние нужного слова из считанкоманд устройства 21. Выход регистра ного двойного слого слова для занесения1 ошибок соединен с выходом ошибок в регистр 15 мигистр микрокоманд осуществля.устройства 22. ется посредством второго коммута- Вход синхронизации устройства 23 тора 16 Упраправляет вторым коммутатосоединяется с первым входом первого ром 16 триггер 17 адреса слова, коэлемента И 1 О, тактовыьк входами ре- торый устанавливащ устанавливается в зависимостигистра 6 синдромов, регистра 12 ад- от состояния млт состояния младшего разряда ад- .реса, входами синхронизации регист Опоступающего с адресного Вхора 15 микрокоманд и триггера 9 бло- да устройства 19,кировкн, а также с тактовыми входа-ми выходного регистра 2, буферного Ненулевые синдромы вызывают усрегистра 3 адреса, триггера 17 ад- , тановку в "0. триггера 9 блокировреса слова и регистра 11 ошибок, . ки . Нулевое состояние этого триггеВторой выход блока 3 формирования 45 ра блокирует прием в выходной рекода Хэмминга соединен с вторым ин- гистр 2 и буферный регистр 13 адформационным входом второго комму- . Реса. Бпокируется также изменениетатора 16. триггера 17 адреса слова. Выходътриггера 9 блокировки через выходВыход контрольных разрядов выход блокировки устройства 19 поступаетного регистра 2 соединен с третьим в процессор, где блокирует дейстинформационным входом сумматора по . вие микрокоманды, находящейся вмодулю ва 4.ду ю дв 4. регистре 5 микрокоманд, ТриггерМикропрограммы хранятся в блоке 9 блокировки разрешает пеоедачупамяти 1 и считываются в выходной 55 через первый элемент И 10 строба,записи в блок памяти 1.Блок 3 формирования кода Хэммии- С помощью элемента ИЛИ 8 и втога формирует для принятого в выход- рого элемента И 18 проверяется пра1164709 вильность установки триггера 9 блокировки. Любой ненулевой синдром с выхода регистра 6 синдромов через элемент ИЛИ 8 поступает на вход второго элемента И 8, Если триггер 9 блокировки при этом находится в "1", то на выходе второго элемента И 18 появится сигнал ошибки, который заносится в регистр 11 ошибок, Туда же заносится признак двойной ошибки иэ дешифратора 7.На временной диаграмме работы устройства для выборки макрокоманд приняты следующие условные обозначения, а - установка регистра 12 адреса; б - установка буферного регистра 13 адреса, в - прием микрокоманды в регистр 15 микрокоманд, г - изменение состояния триггера 9 блокировки; д - запись в блок памяти 1 скорректированной микрокоманды; е - прием данных из блока памяти 1 в выходной регистр 2.Устройство для выборки микрокоманд работает следующим образом.Иикрокоманда заносится в регистр 15 микрокоманды до окончания текущего цикла процессора, Она дешифрируется и по состоянию ее адресной части по адресному. входу устройства 18 через первый коммутатор 14 в регистр 12 адреса заносится адрес следующей микрокоманды. Этот адрес поступает в блок памяти, где начинается выборка следующей микрокоманды. Одновременно анализируется считанное двойное слово, содержащее данную микрокоманду, на наличие в . нем ошибок. В случае единичной ошибки устанавливается в "О" триггер блокировки (в исходном состоянии онв "1"), Он блокирует прием двойного слова иэ блока памяти 1 в выходной регистр 2, а также блокируетизменение триггера 17 адреса слова,Тем самым в следующем цикле (цикле коррекции) в регистр 15 микрокоманд заносится скорректированнаямикрокоманда.1 О В цикле коррекции по нулевомусостоянию триггера 9 блокировки блокируется изменение буферного регистра 3 адреса. В этом случае он хранит адрес сбойного двойного слова.13 Этот адрес передается: в регистр 12адреса через первый коммутатор 14,Тсм самым вместо адреса очереднойьккрокоманды, сформированного в результате дешифрации сбойной микро команды, в регистр 12 адреса заносится адрес, по которому осуществляется запись скорректированногодвойного слова.В следующем цикле производится 23 выборка очередной микрокоманды ивыполнение скорректированной микрокоманды, В памяти сбойная микрокоманда оказывается скорректированной, поэтому при последующей выборщ ке этой микрокоманды необходимостьв цикле коррекции отпадает.Таким образом, устройство позволяет начинать выполнение микрокоманды, не дожидаясь результатов Э 5анализа считанного из памяти двойного слова, содержащего эту микрокоманду. Время анализа составляетоколо ЗОХ длительности цикла процессора. Тем самым повышается быстродействие устройства.1164709 рог,1 КЛ фдО МОР ДРИФОи 1-о цикл ОУ,Я Составитель И,СигаповТехред М,Пароцай Корректор Г, Решетник едакто вт Заказ 4188 46 Тираж 710Государственногоелам изобретенийа, Ж-Э 5, Рауюская дпи сноССР омитет открыт по д 113035, Моск