Устройство для тестового контроля памяти

СОЮЗ.СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН Ц 9 00 ц Сй 11 ЕН ьт ЕТЕЛЬСТ ВТОР СНОМ ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ПИСАНИЕ И(71) Киевский ордена Трудового Красного Знамени завод электронных вычислительных и управляющих машин(56) 1, Селлерс Ф. Методы обнаружения ошибок в работе ЭЦВМ. М., Мир, 1972, с. 293 - 295.2, Авторское свидетельство СССР744577, кл. б 06 Р 11/00, 1978 (прототип).(54) (57) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ПАМЯТИ, содержащее формирователь контрольных сигналов, коммутаторы, регистр считанной информации, входы которого являются информационными входами устройства, одни из выходов соединены с одними из входов блока контроля считанной информации, а другие выходы - с другими входами блока контроля считанной информации и одними из входов блока коррекции, другие входы которого подключены к одним из выходов блока контроля считанной информации, а выходы - к информационным входам первого коммутатора, управляющие входы которого являются входами обращения устройства, выход первого коммутатора и другой выход блока контроля считанной информации являются одними из выходов устройства, другими вы 1083234 А ходами которого являются выходы второгокоммутатора, одни из входов которого подключены к выходам формирователя контрольных сигналов, входы которого являютсяуправляющими входами устройства, отличающееся тем, что, с целью упрощения устройства, в него введены блоки местного управления, третий коммутатор, регистр контрольной информации и регистры управляющихсигналов, причем одни из входов третьегокоммутатора и первого блока местного управления объединены и являются адреснымивходами устройства, другие входы третьегокоммутатора соединены соответственно с одними из входов блока контроля считаннойинформации, с входами формирователя контрольных сигналов и входами регистров управляющих сигналов, с управляющими входами первого коммутатора, регистра контрольной ииформаиии, второго блока мест Яного управления и регистров управляющихсигналов и с выходами второго блока мест- ,ного управления, входы которого подключены соответственно к одним из выходов пер- фвого блока местного управления и к другим выходам блока контроля считанной информации, управляющие входы которого соединены с другими выходами первого блокаместного управления, другие входы второго 00коммутатора подключены соответственно к 1 Додним из выходов первого блока местногоуправления и к контрольным входам первого коммутатора и выходам регистра контрольной информации, входы которого соединены с выходами третьего коммутатора.Изобретение относится к вычислительной технике и может найти применение в вычислительных системах, осуществляющих программный контроль запоминающих устройств.Известны устройства содержащие регистры входной, управляющей и выходнойинформации, узел управления памятью, формирователи контрольных разрядов, узлы контроля входной и выходной информации 11,Недостатком этого устройства является ограниченность функциональных возможностей.15Наиболее близким по технической сущности к предлагаемому является устройстводля,тестового контроля памяти, содержащеерегистр управляющей информации, регистрвходных данных, регистр чтения данных, регистр выходных данных, узлы контроля управляющей информации, входных и выходных данных, узел управления памятью,первый узел формирования контрольных разрядов, второй узел формировайия контрольных разрядов, память, входной коммутатор25и выходной коммутатор, причем информационные входы входного коммутатора, подключенного своим выходом к второму информационному входу памяти, соединенысоответственно с выходом первого увла формирования контрольных разрядов и третьим выходом регистра управляющей информации, информационные входы выходногокоммутатора, соединенного выходом с входом контрольных разрядов выходного регистра данных, соединены соответственно свыходом второго узла формирования кон- З 5трольных разрядов и выходом контрольныхразрядов регистра чтения данных, управляющие входы входного и выходного коммутаторов подключены соответственно к второму и третьему выходам узла управленияпамятью 2.Недостатком прототипа является то, чтодля задания кода контрольных разрядов припроверке используется часть адресныхразрядов, что делает невозможным проверкупамяти с ограниченным объемом из-за малого количества адресных шин, и требуетсядополнительное приемопередающее оборудование, поскольку для передачи контрольных разрядов и специального признака диагностических операций необходимо наличиедополнительных шин интерфейса, а выборкомбинации контрольных разрядов ограничен областью свободных адресов памяти,не занятых программой, так как код контрольных разрядов соответствует отдельнымадресам, что усложняет устройство и ограничивает область его применения.Цель изобретения - упрощение устройства,Поставленная цель достигается тем, что в устройство для тестового контроля памяти, содержащее формирователь контрольных сигналов, коммутаторы, регистр считанной информации, входы которого являются информационными входами устройства, одни из выходов соединены с одними из входов блока контроля считанной информации, а другие выходы - с другими входами блока контроля считанной информации и одними из входов блока коррекции, другие входы которого подключены к одним из выходов блока контроля считанной информации, а выходы - к информационным входам первого коммутатора, управляющие входы которого являются входами обращения устройства, выход первого коммутатора и другой выход блока контроля считанной информации являются одними из выходов устройства, другими выходами которого являются выходы второго коммутатора, одни из входов которого подключены к выходам формирователя контрольных сигналов, входы которого являются управляющими входами устройства, введены блоки местного управления, третий коммутатор, регистр контрольной информации и регистры управляющих сигналов, причем одни из входов третьего коммутатора и первого блока местного управления объединены и являются адресными входами устройства, другие входы третьего коммутатора соединены соответственно с одними из входов блока контроля считанной информации, с входами формирователя контрольных сигналов и входами регистров управляющих сигналов, с управляющими входами первого коммутатора, регистра контрольной информации, второго блока местного управления и регистров управляющих сигналов и с выходами второго блока местного управления, входы которого подключены соответственно к одним из выходов первого блока местного управления и к другим выходам блока контроля считанной информации, управляющие входы которого соединены с другими выходами первого блока местного управления, другие входы второго коммутатора подключены соответственно к одним из выходов первого блока местного управления и к контрольным входам первого коммутатора и выходам регистра контрольной информации, входы которого соединены с выходами третьего коммутатора.На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 и 3 - функциональные схемы первого и второго блоков местного управления соответственно; на фиг. 4 - функциональ; ная схема блока контроля считанной информации. Устройство содержит (фиг. 1) первый 1и второй 2 коммутаторы, регистр 3 контроль25 30 35 40 45 50 55 ной информации, формирователь 4 контроль.- ных сигналов, первый блок 5 местного управления, третий коммутатор 6. На фиг. 1 показана контролИруемая память 7. Устройство содержит также регистр 8 считанной информации, блок 9 контроля считанной информации, блок 10 коррекций, второй блок 11 местного управления и регистры, 12 - 14 управляющих сигналов, предназначенные для хранения кода номера области памяти, кода блокировки коррекции ошибки и кода блокировки формирователя контрольных сигналов соответственно. На фиг, 1 обозначены управляющие 15 и адресные 16 входы, входы 17 обращения, информационные входы 18 и выходы 19 - 21 устройства. 15Первый блок местного управления содержит (фиг. 2) элементы НЕ 22 и 23, элемен.ты И 24- - 27 и элемент ИЛИ 28. Второй блок местного управления содержит (фиг. 3) элемент НЕ 29 и элементы 20 ИЗОи 31,Блок контроля считанной информации содержит (фиг. 4) формирователь 32 сигналов кода Хемминга, сумматор 33 по модулю два, элементы НЕ 34 и 35, элементы И 36 и 37 и дешифратор 38 номера корректируемого разряда.формирователи 4 и 32 могут быть реализованы на интегральных микросхемах (ИМС) типа К 155 ИП 2, коммутатор 2 может быть выполнен на ИМС типа К 555 КП 11, регистр 8 считанной информации - на ИМС К 155 ТМ 7 блок 10 коррекции - на ИМС К 555 ЛП 5, дешифратор 38 - на ИМС К 155 ИДЗ, а контролируемая память 7 - на ИМС К 565 РУЗ.Каждое слово, хранящееся в памяти 7, состоит из информационных и контрольных разрядов, сформированных, например, покоду Хэмминга,Устройство работает следующим образом.Необходимо организовать программныйдоступ к регистру 3 (фиг. 1). Такой доступосуществляется за счет выделения этомурегистру в общем пространстве доступныхпроцессору (не показан) адресов одногоконкретного адреса.Значения регистра 13, 14 и 12 определяются процессором в зависимости от необходимого режима проверки,В зависимости от значения регистра 13 блок 5 вырабатывает сигнал запрещения коррекции корректируемой ошибки, и корректируемая ошибка блоком 9 представляется как некорректируемая. Регистры 13 и 14 не действуют в области хранения программ, определенной регистром 12.В зависимости от значения регистра 14 блок 5 определяет, какая информация запишется в контрольные разряды памяти 7: контрольные разряды, сформированные формирователем 4, исходя из значений информационных разрядов, или значения контрольных разрядов с регистра 3, заданные процессором.В обычных операциях записи информации в память 7, когда адрес, поступающий от процессора, не совпадает с адресом регистра 3 и регистры 13 и 14 находятся не в диагностических режимах, данные с процессора поступают на первые входы памяти 7 и на входы формирователя 4, и контрольные разряды с выхода формирователя 4 через коммутатор 2 поступают в память 7. На входы 17 устройства поступают управляющие сигналы операции записи. Информация в виде информационных и контрольных разрядов хранится в памяти 7.В обычных операциях чтения по коду операции чтения, поступающему из процессора на входы 17 устройства, информационные и контрольные разряды данных поступают из памяти 7 на регистр 8 и с выходов его на блок 9, где анализируются на наличие ошибки. В случае отсутствия ошибки в считанных данных данные через блок 10 поступают на вход коммутатора 1 и по управляющему сигналу с процессора поступают с выхода коммутатора 1 в процессор. В случае обнаружения корректируемой ошибки в считанных данных блок 9 определяет номер корректируемого разряда, данные корректируются блоком 10, после чего поступают на выход коммутатора 1.В случае обнаружения некорректируемой ошибки блоком 9 в процессор выдается сигнал некорректируемой ошибки.По сигналу некорректируемой ошибки блок 11 вырабатывает управляющие сигналы и через коммутатор 6 в регистр 3 поступает адрес слова, по которому возникла некорректируемая ошибка,Сбойный адрес, записанный в регистре 3, может быть прочитан процессором при подаче им управляющего сигнала на коммутатор 1, при этом информация из регистра 3 поступает через коммутатор 1 на выход 20 устройства (к процессору).В диагностических режимах по значению регистра 13 блок 5 может запрещать коррекцию корректируемой ошибки блокам 9 и 10,при этом корректируемая ошибка представляется как некорректируемая, и, как в случае некорректируемой ошибки, процессор имеет возможность прочитать адрес, по которому произошла ошибка.По значению регистра 14 блок 5 разрешает запись в память 7 данных, записанных процессором в регистр 3, а не контрольных разрядов, сформированных формирователем 4. В этом диагностическом режиме по управляющим сигналам блока 5 блок 11 определяет направление коммутации сигналов коммутатором 6 и в регистр 3 занесутся данные из процессора, при этом черезкоммутатор 2 в память 7 запишутся данные из регистра 3, т.е, фиксированные значения контрольных разрядов, которые могут и не совпадать со значениями, формируемыми формирователем 4 при обычном режиме работы. При последующем чтении информации по этому же адресу блок 9 должен отреагировать на рассогласование информационных и контрольных разрядов.Фиксированные значения контрольных разрядов могут подбираться для каждой опе рации записи такими, чтобы вызвать желаемую реакцию при работе блока 9 во время последующей операции чтения по тому же адресу. Для полной проверки памяти 7 блоков 9 и 10 такими реакциями должны быть коррекция каждого разряда выбираемой информации из единицы в нуль и наоборот - из нуля в единицу, а также формирование сигнала некорректируемой ошибки. Количество примеров подбирается таким образом, чтобы были максимально активизированы в работе элементы хранения и контроля.Действие регистра 13 и 14 не распространяется на область хранения программ, что позволяет хранить в проверяемой памяти программу тестового контроля памяти и программно, без вмешательства оператора, вести контроль памяти 7.Изменяя область хранения программ(первые или вторые шестнадцать К памяти), можно проверить всю память 7 на наличие ошибок хранения информации.Запрещая коррекцию корректируемойошибки, манипулируя записываемой информацией, создавая любой код несоответствия 15 между информацией и фиксированнымиконтрольными разрядами, устройство обеспечивает полную проверку работы формирователя 4, коммутаторов 1 и 2, памяти 7, регистра 8, блоков 9 и 10.Преимущество предлагаемого устройст ва заключается в упрощенииего по сравнению с прототипом.актор Е. Кривина аз 176 Ц 45 ВНИИПИ Гпо дел,13035, Москиал ППП П Составитель Т. ЗайцеваТехред И. Верес Корректор О. БилТираж 575 Подписноеосударственного комитета СССРм изобретений и от крытийа, Ж - .35, Раушская наб., д. 4/5атент, г. Ужгород, ул. Проектная, 4