Резервированное запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛ ИСТИЧЕСНИХРЕСПУБЛИН (19) (1 11 С 29 00 ВФ "4 ЩЮ 4ф 1 НРь.ЩЩ;е(еффММ Ыа ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.А. Шастин, В.П. ПОбухов81.327(088.8)Авторское свидет57, кл. с 11 С 29/Авторское свидетелвке В 3315878/24,11 С 29/00, 1981 ( ровск ельство СССР00, 19 80.ьство СССР по заякл. 0 ототип) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР. ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57) 1. РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащееосновные блоки памяти, выходы кото.рых подключены к одним из входов.коммутаторов и одним из входов элементов И первой группы, выходы которых подключены к одним из входовсумматора по модулю два, другойвход которого соединен с выходомрезервного блока памяти, выходс другими входами коммутаторов и первым входом формирователя сигнала неисправности, второй вход которого .и первые входы элементов И второй.тора тактовых импульсов, причемвыходы коммутаторов соединены с;вторыми входами элементов И второйгруппы, выходы которых являются ин.формационными выходами устройства, о т л и ч а ю щ е е с я тем, что,. с целью повышения быстродействия и надежности устройства за счет исправления, ошибок, в него введены дополнительный блок памяти и первый дешифратор, вход которого подключен к выходу дополнительного блока памяти, а одни из выходов соединены с другими входами элементов И первой группы и управляющими входами коммутаторов, причем другой выход первого дешифратора подключен к третьему входу Формирователя сигнала неисправности, выход которого является контрольным выходом устройст-, ва, е2. Устройство по и. 1, о т л и-ч а ю щ е е с я тем, что Форьарователь сигнала неисправности содер- С жит второй дешифратор, выход которого подключен к первому вхоДу элемента И, второй вход которого соединен с выходом элемента НЕ,причем вход второго дешифратора третий вход элемента И и вход эле- мента НЕ являются соответственно первым, вторым.:и третьим входами 1формирователя, выходом которогоявляется выход элемента И.Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.Известны резервированные запоминающие устройства 1, 2( .Известно устройство, содержащее блок выборки адресов, основные одноразрядные блоки Памяти, шины записи и управления, резервный одноразрядный блок памяти, элемент НЕ, элементы И, ИЛИ, логический блок 1 .Недостатком этого устройства является низкая надежность,Наиболее близким к предложенному по техническому решению является резервированное запоминающее устройство, содержащее рабочие блоки памяти, один резервный блок памяти, блок суммирования, группысхем И, блоки контроля по модулю два, коммутаторы блок Формирования сигнала неисправности, генератор тактовых импульсов, причем информационные выходы рабочих блоков памяти подключены к первым входам коммутаторов, первым входам элементов И первой. группы и одним из входов блоков контроля по модулю два, другие входы которых соединены с контрольными выходами блоков памяти, а выходы поцклвчены ко вторым входам соответствующих элементов И вервой группы и управляющим входам соответствующих коммутаторов, выходы которых подключены к первым входам соответствующих элементов И второй группы, выходы которых являются выходами устройства, а вторые входы подключены к выходу генератоа тактовых импульсов и первому . входу блока Формирования сигнала неисправности, вторые входы которого подключены к:.вторым входам коммутаторов и выходам блока суммирования, входы которого подключены к выходам соответствующих элементов И первой группы и выходам резервного блока памятиПХНедостатками прототипа являются низкая надежность, обусловленная тем, что применение блоков контро- ля по модулю два не позволяет обнаруживать ошибки, кратные двум, в рабочих блоках памяти, а также низкое быстродействие вследствие временньж затрат на работу блоков контроля по модулю, неполного исполь зования информации рабочих блоков памяти (наличие в них контрольных разрядов), выдачи из устройства сигналов неисправности как при сбо-. ях, так и при выявленных ранее отказах в ячейках рабочих блоков памяти, так как при этом требуется Ь, повторное обращение к памяти. Цель изобретения - повышениебыстродействия и надежности устройства,Поставленная цель достигаетсятем, что в резервированное запоми 5 нающее устройство, содержащее основные блоки памяти, выходы которых подключены к одним из входов коммутаторов и одним из входов элементовИ первой группы, выходы которых10 подключены к одним из входов сумматора по модулю два, другой вход:которого соединен с выходом резервного блока памяти, а выход - с другими входами коммутаторов и первым35 входом формирователя сигнала неисп-,равности, второй вход которого и пер-вые входы элементов И второй группыподключены к выходу генератора .тактовых импульсов, причем выходы ком 20 мутаторов соединены с вторыми входами элементов И второй группы, выходы которых являются информационными выходами устройства, введены до-полнительный блок памяти и первый,цешифратор, вход которого подключенк выходу дополнительного блока памяти, а одни из выходов соединены сдругими входами элементов И первойгруппы и управляющими входами коммутаторов, причем другой выход пер.вого дешифратора подключен к третьему входу Формирователя сигнала неисправности, выхоц которого является контрольным выходом устройства.Формирователь сигнала неисправнос 35ти содержит второй дешифратор, выход которого подключен к первомувходу элемента И, второй вход которого соединен с выходом элементаНЕ причем вход второго дешифратора,4 О третий вход элемента И и вход элемента НЕ являются соответственнопервым, вторым и третьим входамиформирователя, выходом которого является выход элемента И.45 На Фиг. 1 приведена функциональная схема предложенного устройства,на Фиг. 2 - Функциональная схемаФормирователя сигнала неисправности е5 О Предложенное устройство содержит(Фиг. 1) основные блоки 1 - 1 памяти (где и 1 - целое число) с адресными входами 2 и выходами 3,резервный блок 4 памяти, дополнительный блок 5 памяти, первый дешифратор б с выходами 7 и выходом 8,первую группу элементов И 9, - 9 л,генератор 1 О тактовых импульсов, сумматор 11 по модулю два с входом 12,коммутаторы 13- 13 д с выходами 14,вторую группу элементов И 15 - 15 яс выходами 1 б и Формирователь 17сигнала неисправности с выходом 18.Формирователь сигналов неисправс ности содержит (фиг. 2) второй дешифратор 19, элемент НЕ 20 и элементИ 21,Резервный блок 4 памяти предназначен для записи и хранения .пораз,рядной суммы по модулю два инфор 1 мации соответствующих ячеек блоков 5 11- 1 памяти.Дополнительный блок 5 памятипредназначен для записи и хранения информации о чеисправностях блоков 14 - 1 (по соответствующему адре су). Разрядность К блока 5 памяти определяется из соотношенияК ) То (и+1) Предложенное устройство работает15следующим образом.Дешифратор б (см. Фиг. 1) преобразует информацию о неисправностяхблоков 1( - 1 я , считанную из блока 5 двоичного кода в позиционный.Обращение при считывании производится одновременно к блокам11 - 1 п 4 и 5. Информация блоков11 - 1 памяти поступает напервыеходы соответствующих,из элементовИ 94 - 9 д и,при отсутствии неисправностей, зафиксированных в блоке 5,через первые входы коммутаторов13- 13 п и первые входы 14 соответствующих элементов И 15 - 15поступает на выходы 16 устройства. (при поступлении на вторые входыэлементов И 15 - 15 сигналов разрешения с выхода генератора 10).Одновременно с этим информация,считанная из блока 5 (логические"0" при отсутствии зафиксированныхв блоке 5 неисправностей), посту-,пает на вход дешифратора б, с выходов 7 которого снимаются сигналы(логической "1"), разрешающие прохождение информации из блоков 1( - 1памяти через первые входы соответствующих элементов И 9 - 9 насумматор 11. С выхода 8 дешифратора б сигнал "0" поступает на третий вход формирователя 17 и далеена вход элемента НЕ 20,(,фиг. 2).Информация, считанная из блока4, поступает. на вход 12 сумматора11, Поразрядная сумма по модулю50два информации одноименных разрядовсо всех входов сумматора 11 поступает на вторые входы коммутаторов131- 13 д и через первый вход Формирователя 17 на вход дешифратора19. При этом в случае отсутствиясбоеВ в устройстве с выхода сумматора 11 на вход дешифратора 19 поступает нулевая информация. С выхода дешифратора 19 через второйвход элемента И 21 на выход устройства поступает сигнал исправностиустройства (логический "0"),Так, например, если число блоков Ъ 1 - 1 памяти равно трем, на первый вход сумматора 11 поступает информация 0001, на второй вход - 0010, на третий вход - 1010, а с выхода блока 4 на четвертый вход сумматора 11 поступает информация, равная поразрядной сумме по модулю два информации одноименных разрядов трех первых входов и равная 1001, то на вход формирователя 17, с выхода сумматора 11 поступает информация, равная поразрядности сумме по модулю два информации одноименных разрядов с четырех входов сумматора 11 и равная 0000. При этом на выходе формирователя 17 устанавливается сигнал исправности устройства.В случае появления сбоя в устройстве с выхода сумматора 11 на вход дешифратора 19 поступает не нулевая информация. При этом с выходов.дешифратора 19, генератора 10, элемента НЕ 20 на соответствующие входы элемента И 21 поступают сигналы логической "1". На выходе элемента И 21 появляется сигнал неисправности устройства (логическая ф 1 ф) и выполняется повторное обращение к памяти, в результате которого парируется сбой.В случае появления отказов в нескольких ячейках блоков информация об отказавших блоках памяти заносится в двоичном коде по соответствующему адресу в блок 5.ЮВ процессе основной работы устройства по сигналам с выходов 7 дешифратора б переключается соответствующий из коммутаторов 131- 13И ф кроме того, запрещается прохождение информации из отказавшей ячейки через соответствующие элементы И 9 - 9 д на входы сумматора 11. При этом на выходы 16 устройства через второй вход, соответствующего из коммутаторов 13 - 13 и элементы И 15-.15 поступает восстановленная информация с выхода сумматора 11.Так, например, при и = 3, если с первого блока 11 вместо истинной информации 0001 считывается 1100 и в ячейке блока 5 по данному адресу зафиксирован отказ блока 1, то с первого из выходов 7 дешифратора б снимается сигнал логического "ОфУ запрещающий прохождение информации из блока 1 на входы сумматора 11 через элемент И 9. Кроме того, этот же сигнал производит переключение.коммутатора 13 на второй вход, При этом на выходе 16 устройства через первую группу элементов И 15 поступает информация с выхода сумматора 11, равная порязрядной сумме по модулю два информации остальных трех входов сумматора 11 - 0001, т.е. истинная информация первогоблока 1. С выхода 8 дешифратора б на вход элемента НЕ 20 поступает сигнал логической ф 1", запрещающий выдачу иа выход 18 сигнала неисправности. Этим исключаются излишние повторные обращения к устройству при отказах ячеек в блоках 11 - 1 з памяти, в результате чего повышается быстродействче устройства.По тактовым импульсам от генера,тора 10 происходит выделение достоверной информации элементами 15 - 1 Я (так как на входы коммутаторов 13 - 13 в поступает информация по разным трактам, то на выходе коммутаторов 13- 13 к некоторое время15 может находиться искаженная информация). При этом должно соблюдаться условиеаа + а + а 9+ а+ вах (а, а )Ф)где а - время от начала обращенияк у.стройству до переднегофронта тактовых импульсов,.а 4,- ау а а азадержка блоков памяти (принята одинаковой для всехблоков 1- 1,4 и 5)задержка дешифратора б;задержка элементов И 9 - 9,задержка сумматора 11,задержка коммутаторов 1313задержка дешифратора 19. Таким образом, предложенное устройство позволяет обнаруживать отказы в нескольких ячейках основных блоков памяти и исправлять двукратные ошибки, причем при обнаружении ошибки неисправность фиксируется в дополнительном блоке 5 памяти, что позволяет исключить выцачу, сигнала неисправности и повторное обращение к устройству при обнаружении отказов в основных блоках памяти, за счет чего повышается надежность и быстродействие уст-. ройства.1080217 РфФ аефй 7 едакт 3 1367/53 ВНИИПИ Государст по делам изоб 113035, Москва, ЖТираж 575 П енного комитета СССР ретений и открытийРаушская наб., д. 4 За но ектная, 4 лиал ППП фПатентф, г. Ужгород, у Составитель В. Гордонова Веселовская ТехредЛ.Микеш Корректор И. Эрде