Вычислительное устройство

)0067 О Я1: ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР . ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ПИСАНИЕ ИЗОБРЕВТОРСНОМУ СВИДЕТЕЛЬСТВ(56) 1Авторское свидетельство СССРпо заявке 9 3240742/24,.(54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВОМсодержащее регистры первого и второ;го операндов, первый, второй и третий,регистр результата, причем разрядныевыходы регистра первого операнда.соединены с адресными входами первого блока памяти, разрядные выходырегистра второго операнда соединеныс адресными входами второго блокапамяти,.управляющий вход преобразователя прямого кода в дополнитель.ный соединен с входом задания режима:умножения елиделения устройства,разрядные выходы сумматора соединеныс адресными входами третьего блокапамяти, информационные. выходы которого соединены с разряднцмй входамирегистра результата, о т ли ч а ющ е е с.я тем, что, с .целью расширения класса решаемых задач за, - счет получения возможности, помимо выполнения операций умножения и деления, выполнения операций возведения в степень и извлечение корня, в него дополнительно введены два сдвигателя, группа элементов И, причем вход показателя степени первого операнда устройства соединен с управляющим входом первого сдвигателя, информационные входы которого соедИ- иены с информационными выходами первого блока памятиразрядные. выходы первого сдвигателя соединены с входами первого слагаемого сумматора, вход,показателя степени. вто:рого операнда устройства соединен суправляющим входом второго сдвигателя,информационные входы которого ф соединены с информационными выходами ф ф второго блока памяти.,разрядные выхо- С :ды второго сдвигателя соединены с разрядными входами преобразователя д прямого кода в дополнительный, вход управления возведением в степень устройства соединен с первыми входами элементов И группы, вторые входы которых соединены соответственно с разрядньэя выходами преобразователя прямого кода в дополнительный, выходы элементов И группы соединены соответственно с разрядными входами второго слагаемого сумматора,Изобретение относится к вычислительной технике и может быть использовано для ускоренного выполненияопераций умножения, деления, возведения в степень и извлечения корняв быстродействующих специализиро-ванных и универсальных машинах;Известно матричное устройство для.возведения в квадрат, извлеченияквадратного корня и умножения содержащее две вычислительные матрицы .группу коммутаторов записи и считывания сумматоры результата и промежуточных результатов 13.Недостатком данного устройстваявляется сложность его реализации,так как это устройство используетматричный принцип вычисления. С ростом разрядности операндов объемаппаратурных затрат существенновозрастает,Известно умножительное устройство, позволяющее выполнять операцииумножения и деления и содержащеерегистры первого и второго операндоврегистр результата, блоки памяти,,сумматоры и коммутаторы, причем выходы старшей и младшей частей регистра первого операнда соединенысо входом соОтветственно первого ивторого блоков памяти, выходы старшей и младшей частей регистра второго операнда соединены со входамисоответственно третьего и четвертого блоков памяти, входы первогосумматора соединены с выходами первого и второго коммутаторов, а выход - со входом регистра результата,входы второго сумматора подключенык выходам третьего и четвертогокоммутаторов, выходы первого блокапамяти соединены с первыми входамипервого и третьего коммутаторов,выход второго блока памяти соединенсо вторым входом четвертого коммутатора, выход четвертого блока памяти соединен со вторым входом четвертого коммутатора. устройство,кроме того, содержит три блока памяти, буферные регистры, сдвигатели,преобразователи прямого кода в дополнительный; многоразрядный ключ иблок переключения режимов, причемвыход первого сумматора соединен совходом пятого блока памяти, выходкоторого подключен ко входу первогосдвигателя, выход которого соединенс первым входом второго коммутатора,выход первого сумматора соединен совходом второго сдвигателя, выходкоторого подключен ко входу первогобуферного регистра, выход младшейчасти которого соединен со входом.шестого блока памяти, выход которого,подключен ко второму входу второгокоммутатора, выход второго сумматора соединен со входом второго буферного регистра, выход которого сое динен со входом седьмого блока памяти, выход которого подключен ко вхо-ду третьего сдвигателя, выход которого подключен ко входу третьего буферного регистра, выход которого соединен со входом первого преобразователя прямого кода в дополнительный, выход которого подключен ко второму входу третьего коммутатора, выход второго сумматора сое динен со входом четвертого буферного регистра, выход которого соединен с третьим входом четвертого коммутатора, выход третьего сдвигателя соединен со входом четвертого буфер ного регистра, выход пятого блокапамяти соединен со входом пятого буферного регистра, выход которого подключен ко второму входу первого коммутатора, выход третьего блока О памяти соединен со входом второгопреобразователя прямого кода в дополнительный,выход которого подключен к третьему входу второго коммутатора,.третьему входу третьего коммутатора, 5 и с информационным входом многоразрядного ключа, выход которого соединен с четвертым входом третьегокоммутатора, выходы старшей и младшей частей буферного регистра сое0 динены с третьим и четвертым входами первого коммутатора, выход второго буферного регистра соединен счетвертым входом второго коммутатора, управляющие входы преобразователей прямого кода в дополнительный З 5 и многоразрядного ключа подключены/к выходу блока переключения режимов 23. 40 45 50 55 бО Недостатком такого устройстваявляется невозможность выполненияопераций возведения в степень и извлечения корня,Цель изобретения - расширениекласса задач за счет получения возможности, помимо выполнения операций умножения и деления, выполненияоперации возведения в степень и извлечения корня.Поставленная цель достигаетсятем, что вычислительное устройство,содержащее регистры первого и второго операндов, три блока памяти,преобразователь прямого кода в дополнительный, сумматор, регистррезультата, причем разрядные выходы регистра первого операнда соединены с адресными входами первогоблока памяти, разрядные выходы регистра второго операнда соединеныс адресными входами второго блокапамяти, управляющий вход преобразователя прямого кода в дополнительный соединен с входом задания режима умножения или деления устройства, разрядные выходы сумматора сое"динены с адресными входами третьего.0 0 10 2 0 15 0 16 блока памяти, информационные выходы которого соединены с разрядными входами регистра результата, дополнительно содержит два сдвигателя, группу элементов И, причем вход показателя степени первого операнда устройства соединен с управляющим входом первого сдвигателя, информационные входы которого соединены с информационными входами первого .блока памяти, разрядные выходы первого сдвигателя .соединены с входами первого слагаемого сумматора, вход показателя степени второго операнда устройства;,соединен с управляющим входом второго сдвигателя, информа" ционные входы которого соединены с. информационными выходами второго блока памяти, разрядные выходы второго сдвигателя соединены с разрядными входами преобразователя прямо-го кода в дополнительный, вход управления возведением в степень устройства соединен, с первыми входа ми элементов И группы, вторые входы которых соединены соответственно с разрядными выходами преобразователя прямого кода в дополнительный, выходы элементов И группы соединены соответственно с разрядными входами второго слагаемого сумматора..Вычисления в множительном устройстве производятся на основе соотно.шения 2 г ,иначе можно, записать ег" Юг" +Ф 1 Ф 0 у(2) где = + 1,= 0,1, что эквива ж (Цр 1=15Откуда следует, что при= 1 производится умножение, а при= - 1деление х на у . В частности,К10 производится, соответственно, умножение (= 1) и деление= в ,1х на,у. При = 0 и й) 0 произво,- 15 дится возведение х в степень 2,а при В0 извлечение из х корнястепени 2"1.Сделав подстановку в выражение12) х = у = Ч, получим20 те 0 ч2= 2 ъ.25 2=Чгде п=2 . +26 Таким образом, возведение в степень З 0,в производится путем подачи на оба,входа устройства операнда Ч и под,бора сббтветствующих значений :%,В таблице приведены эначенйя , .1 ,для некоторых2 Ро х+г Ь 3 К Р2"-г 30 или гф геЕфХ 35 40 45 г ЕогхЕор%2=2с 50 или 55 60 65 или На чертеже представлена структурная схема множительного устройства,Устройство содержит регистр 1первого и регистр 2 второго операндов, причем выход регистра 1 соединен со входом блока памяти 3, авыход регистра 2 соединен со входомблока 4 памяти, сдвигатели 5 и б,причем выход блока 3 соединен синформационным входом сдвигателя 5,а выход блока 4 соединен с информационным входом сдвигателя б, преобразователь прямого кода в дополнительный 7, вход управления возведением в степень 8, вход задания режима умножения или деления 9, входпоказателя степени первого и вторО-.го операндов 10 и 11 соответственно,группу элементов И 12, сумматор 13,блок памяти 14 и регистр результата15,В предлагаемом устройстве первыйоперанд хранится в регистре 1, второй - в регистре 2, Для хранениятаблиц значений 1 оф х и 0 оуиспользуются, соответственно, блоки3 и 4 памяти, блок 14 .памяти используется для табличных преобразованийпотенцирования Воо.- г . Сдвигатель 5 используется для сдвига кода1 ог х в зависимости от управляющегокода В, влево наразрядов приК О или вправо на (Ц разрядов прик( О. Сдвигатель 6 используется длясдвига кода 0 ог у, в зависимости отуправляющего кода 1, влево наразрядов при Г Ъ 0 или вправо на ( Цразрядов при 1 ( О. Преобразователь, в дополнительный код 7, в зависимос-ти от управляющего кода ф либопреобразует код, поступающий с выхо;да сдвигателя 6, в дополнительныйпри= - 1, либо передает код свыхода сдвигателя б на информационный вход блока 12 без изменений при1. Блок элементов И 12 в зависимости от управляющего кодалибоподает нулевой код на второй входсумматора 13 при= Олибо передает беэ изменения код с выхода преобразователя 7 на второй вход сумматора 13 при= 1.Вычисления в устройстве производятся в один такт следующйм образом.В режиме умножения первый операндх с регистра 1 поступает на входблока 3, где производится логарифмирование, и код числа 0 о.г х поступает на вход сдвигателя 5, второйоперанд у с регистра 2 поступает навход блока 4, где производится логарифмирование, и код числа 8 о упоступает на вход сдвигателя б, Насдвигателе 5 производится сдвигвлево на 1 разрядов кода боинг х приподаче на управляющий вход сдвига",теля 5 кода к ъ О или вправо на (Ф 1 разрядов при подаче на управляющийвход сдвигателя 5 кода КО, Такимобразом, с выхода сдвигателя 5 напервый вход сумматора 13 поступаеткод 2 боинг х. На сдвигателе 6 производится сдвиг влево на 0 разрядовкода о г у при подаче на управляющий вход сдвигателя 6 кода 1 ), Оили вправо на ( разрядов при подаче на управляющий вход сдвигателя6 кода 1 ( О. Таким образом,с выхода сдвигателя б на вход преобразователя 7 подается код 2 8 оъ у.ъгНа управляющий вход преобразователя 157 подается код= 1, а на управляющий вход блока 12 код= 1,поэтому преобразователь 7 и блок 12со своего входа на выход передаюткод без изменения. Таким образом,на второй вход сумматора 13 подает ся код 2 о г у, на выходе сумма"тора 13 образуется сумма 2 0 о х++ 2 8 ог у, которая поступает на8вход блока памяти 14, где производится потенцирование. Таким обра зом, в конце такта в регистр результата 15 заносится величина 1В режиме деления устройство рабо тает аналогично, но на управляющий вход преобразователя 7 поступает код= -1, а на управляющий вход блока элементов И 12 - код= 1, ,следовательно, в преобразователе 7 осуществляется преобразование кода 28 оуу в дополнительный код, которы 9 проходит беэ изменения через блок элементов И 12 и поступает на второй вход сумматора 13, на выходец которого образуется разность 2 Го х - 2 6 о у. После потенцированйя в блоке У 4 в регистр результата 15 заносится величина гаХ2 = -2В режиме извлечения корня работа устройства аналогична работе в режи - ме умножения,. но операнд хранится в регистре 1, на управляющий вход блока 12 поступает код= О, на управляющий вход сдвигателя 5 посту- пает код . с О. После потенцирования. в блоке 14 в регистр 15 заносится величина2 1 ог х2 21080135 2= Ух В режиме возведения в степень работа устройства аналогична работе в режиме умножения; но операнд хранится в обоих регистрах 1 и 2, ве=ь, бираются иэ таблицы для требуемого значения показателя степени .ю После потенцирования в блоке 14 в регистр 15 заносится величина2 Ч ставитель А.Казанскийхред Л.Мартяшова КоррекЗимокосов тТираж 699 Подпис ВНИИПИ Государственного комитета СССР по делам изобретений,и открытий 035, Москва, Ж, Раушская наб., д.,Редактор С,Тимохина Таким образом, предлагаемое уст-, ройство обладает расширенными функ циональными воэможностями по сравнению с прототипом.Введение двух сдвигателей, блока элементов И и соответствующих связей между блоками позволяет осуществить вычисления по формуле (1), что существенно расширяет функциональные возможности множительного устройства по сравнению с прототипом.