Аналого-цифровой интегратор

(9) (11) Ый 6227. 1) С 06 ) 1/00 66 718 НИЕ ИЗОБРЕТ СТВУ нько,ых,ство ССС197 6.во СССР1979 й выинтег-яющемуляется ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ АВТОРСКОМУ СВИДЕТ 211 3484554/18-24)54) (57) АНАЛОГО-ЦИФРОВОЙ ИНТЕРРА 1 ОР,содержащий интегрирующий усилитель,ключ, аналого-цифровой преобразователь, ,цифроаналоговый преобразователь, блок суммирования кодов приращений и Формирователь интерваловинтегрирования, первый выход которого подключен к стробирующим входаманалого-цифрового и ",цифроаналогового преобразователей и входу разре-щения суммирования блока суммирования кодов приращений, второход Формирователя интеграловрирования подключенк управлвходу ключа, вход которого яввходом интегратора, соединеннымс первым входом интегрирующего усилителя, а выход подключен к второму входу интегрирующего усилителя,третий вход которого соединен с выходом цифроаналогового. преобразователя, а выход через аналого-цифровой преобразователь подключен.квходу цифроаналогового преобразователя.и первому информационномувходу блока суммирования кодов приращений, выход которого является выходом интегратора, о т л И ч а ю щ и й с я тем, что,с целью повышения точности интегрирования, в него введены дополнительный аналого-цифровой преобразователь, блок квантования по времени, Формирователь импульсов, Формирователь сигнала блокировки, первый и второй регистры, блок вычитания, блок элементов ИЛИ"НЕ, элемент НЕ, причем вход блока квантования по времени и вход дополнительного аналого-цифрового преобразователя соединены с входом интегратора, выход дополнительного аналого-цифрового преобразователя подключен к информациона ным входам первого и второго регистров, выход блока квантования по времени соединен с входом Формирователя импульсов, выход которого подключен к входам синхронизации дополнительного аналого-цифрового преоб-, " разователя, первого регистра и блока суммирования кодов приращений, а также к входу формирователя сигнала блокировки, выход которого под(ключен к входу блокировки второго регистра и к входу элемента НЕ, выход которого подключен к первому входу, блока элементов ИЛИ-НЕ, второй вход которого соединен с выходом блока вычитания, а выходы первого и второго регистров подключены соответственно к первому и второму ,входам блока вычитания, выход блока ,элементов ИЛИ-НЕ соединен с вторым информационным входом блока суммирования кодов приращений.50 Изобретение относится к вычис,лительной технике и может быть ис-пользовано при проектировании аналого-цифровых вычислительных средств.Известен интегратор, содержащийблок интегрирования, аналого-цифровой преобразователь АЦП), цифроаналоговый преобразователь(ЦАП), блоксуммирования кода приращения Щ .Недостатком данного устройстваявляется низкая точность интегрирования вследствие периодическойпомехи,Наиболее близким по техническойсущности к предлагаемому изобретению является аналого-цифровой интегратор, содержащий ключ, блок интегрирования, АЦП, ЦАП, блок суммирования кодов приращений, Формирователь временных интервалов шага интегрирования 2120Недостатком ,известного интегратора является низкая точностьинтегрирования при воздействии впроцессе интегрирования на еговход непериодической помехи, 25Целью изобретения является повышение точности интегрирования.Цель достигается тем, что в адаптивный аналого-цифровой интегратор,содержащий интегрирующий усилитель,ключ, аналого-,цифровой преобразо"ватель, цифроаналоговый преобразователь, блок суммирования кодовприращений и Формирователь интервалов иитегрирования, первый выходкоторого подключен к стробирующимвходам аналого-цифрового и цифроаналогового преобразователей ивходу, разрешения суммирования блокасуммирования кодов приращений, второйвыход Формирователя, интервалов интегрирования подключен к управляющему входу ключа, вход которого является входом интегратора, соединенным с первым входом интегрирующегоУРилителя, а выход подключен к второму входу интегрирующего усилителя,третий вход которого соединен свыходом цифроаналогового преобразователя, а выход через аналоговоцифровой преобразователь подключенк входу цифроаналоговОго. преобразователя и первому информационномувходу блока суммирования кодов приращений, выход которого является. выходом интегратора, введены дополнительный аналого-цифровой преобразователь, блок квантования по времени, формирователь импульсов,. Формирователь сигнала блокировки, первый и второй регистры, блок вычитания, группа элементов ИЛИ-НЕ, эле- . 60мент НЕ, причем вход блока квантования по времени и вход дополнительного аналого-циФрового преобразОвателясоединены с входом интегратора,выход дополнительного аналого цифрового преобразователя подключенк информационному входам первого ивторого регистров, выход блока квантования по времени соединен с входом;Формирователя импульсов, выход которого подключен к входам синхронизации дополнительного аналого-цифрового преобразователя, первого регистра и третьему входу блока суммирования,кодов приращений, а такжек входу формирователя сигналовблокировки, выход которого подклю"чен к входу блокировки второго регистра и к входу элемента НЕ, выход которого подключен к первомувходу блока элементов ИЛИ-НЕ, второй вход которого соединен с выходом блока вычитания, а выходы первого и второго регистров подключенысоответственно к первому и второму входам блока вычитания, выходблока элементов ИЛИ-НЕ соединен свторым -информационным входом блока суммирования кодов приращений.На фиг. 1 представлена схемаинтегратора; на фиг, 2 - эпюры сиг.налов, поясняющие принцип работыинтегратора на Фиг 3 - структурная схема блока суммирования кодовприращенийАналого-циФровой интеграторфиг. 1) содержит интегрирующийусилйтель 1, ключ,2, аналого-цифровой преобразоьатель (АЦП) 3, цифроаналоговый: преобразователь ЦАЛ)4, блок 5 суммирования кодов приращений, формирователь 6 интервалов интегрирования, дополнительньтй аналого-циФровой преобразователь (АЦП) 7, блок 8 квантованияпо времени, формирователь 9 сигнала блокировки, элемент НЕ 10, первый регистр 11, второй регистр12, блок 13 вычитания, блок 14.элементов ИЛИ-НЕ, формирователь15 импульсов.Блок 5 суммирования кодов приращений (Фиг 3) содержит два блока элементов И 16 и 17, блок элеМентов ИЛИ 18, два элемента И 19,генератор 20 импульсов, элементНЕ 21, сумматор 22 и элемент ИЛИ 23.Интегратор работает следующимобразом,При поступлении на вход аналогоцифрового интегратора медленноизменяющегося сигнала без помехипроисходит йнтегрирование сигналана интегрирующем усилителе 1, преобразование выходного сигнала интегрирования в цифровой код аналого-цифровым преобразователем 3,и этот код поступает на вход блока5 суммирования кодов приращенийПри этом на блоке 8 квантованияимпульсы стробирования отсутствуют,на выходе формирователя сигнала блокирования 9 в ,логический "0", который поступает нг входы блока элемен-. тов ИЛИ-НЕ 14 и тем самим блокирует значение, снимаемое с выхода блока 13 вычитания.Далее при рассмотрении работы интегратора будем пользоваться .5 графиками (Фиг. 2). При поступлении в момент М., помехи любой амплиту. ды длительностью с 2 Тгде 2 - длительность помехи;Та - период импульсов шагаинтегрирования.На выходе блока 8 квантования появляются импульсы, частота которых прямо пропорциональна скорости изменения входного сигнала, Вид импульсов показан на графике Хв = Х Я , Фиг. 2. Этн импульсы преобразуются Формирователем 15 импульсов и на его выходе имеют вид, показанный на.графикеХ= Х 1 (Ц Фиг. 2 . Эти импульсы синхронизируют АЦП 7, регистр 11, блок 5 суммирования кодов приращений. Они же поступают на вход формирователя 9 сигнала блокировки, на выходе которого логическая "1" блокирует на регистре 12 последнее значение входного сигнала, поступившего непосредственно перед началом действия помехи.Эта же логическая ф 1" преобразуется в логический "0"т который поступает на блок элементов ИЛИ-НЕ, открывая доступ сигнала с выхода блока 13 вычитания на блок 5 суммирования кодов приращений. При этом на регистре 11 Фиксируются коды, соответствующие величине смеси сигнал/помеха. Эти коды вычитаются на блоке 13 вычитания, на выходе которого имеем текущие значения помехи, фиксированные с частотой квантования блока 8 квантования. Значения кодов ийвертируются и складываются с кодом,записанным в блоке 5 суммированйя йодовприращений в момент времени Ф ., Поясним работу этого блока. На Фиг. 3 представлена его структурная,:схема, При поступлении сигнала с Формирователя.6 на вход элемента НЕ 21, являющийся входом разрешения суммирования блока 5 суммирования кодов приращений, импульс формирователя 6 блокирует вход синхронизации и второй информационный вход блока 5, генератор 20 импульсов и поступает на,вход блока элементов И 17, второй вход которого является первым информационным входом блока 5 Одновременно происходит считывание и суммирование сумматором 22 значения интеграла с АЦП 3, Во время 1025354045505565 действияпомехи при отсутствии сиг-нала на входе разрешения суммирования блока 5 суммирования кодов, иаегр вход синхронизации поступаютимпульсы с Формирователя 15 импульссов. Они поступают на вход блокаэлементов И 16, на второй вход которого поступают текущие инвертированные значения помехи . Сложениеэтих значений с находящейся в сумматоре 22 величиной происходит в,моменты Формирования сигналов генератора 20 импульсов, частота,импульсов которого определенавременем быстродействия логических элементов. Таким образом, завремя от момента Ь до 1 из сум,матора 22 вычитается интеграл поме-.хи на граФике Х = Х(0 Фнг, 2значение Хп), В момент 6 д на сумматор. поступает велйчина интегри-,рования с АЦП 3, но так как в предыдущем такте величина интегралапомехи вычлась заранее, то на вихо",де блока 5 суммирования кодов приращений Формируется сигнал Х , В случае отсутствия процесса вичйтанияинтеграла помехи, на выходе блока 5была бы величина Х ( Ящ = Хпт)В результате работы аналого-цифро. -вого интегратора на результат интегрирования не влияет помеха. Такимобразом, влияние помехи любой амплитуды с длительностью 1 6 2 Тполностью устраняется При этом Тнвыбирается так, что при максималь-.ной скорости изменения входной функции последующее значение АЦП 3,фиксированное сигналом формирователя 6, будет отличаться от предыдущего на единицу младшего разряда АЦП,Преимуществом изобретения посравнению с базовым объектом,является повишение точности интегрирования при наличии на входеустройства непериодической помехилюбой амплитуды с длительностьюменее двух периодов интегрирования,При этом выигрыш в точностиинтегрированияопределяется выражением80 а + бна ВнеС == 1 + - . 6 с,а Залгде 8- ошибка, обусловленнаяразрядностью аналогоцифрового преобразователяуБИЛ - ошибка, вносимая непериодической помехой.Таким образом, введение в аналого-цифровой. интегратор дополни.- тельного АЦП, блока квантования по времени, формирователя импульсов, формирователя сигнала блокировки первого и второго регист105 б 227 3ров, блока вычитания, блока элементов ИЛИ-НЕ и элемента НЕ позволяет повысить точность интегрирования при воэдействии ца вход устройства максимального эначения непериодической помехи в 1+2 раз,И -ф1056227 елан рректорО. Тиг Подписно Ш Ш ЮФилиал ППП "Патентф, г. Ужгород, ул, Проектная, 4 Составитель СРедактор В Иванова ТехредМ.Гергел аказ 9309/44 Тираж 706 ВНИИПИ Государственного комитет по делам изобретениЯ и откры 113035, Москва, Ж, Г Раушская