Устройство для деления чисел

.(Ю Об СООЗ СОВЕТСКИХСЙВВПЮВНБ снаРЕСП ЮЛИМ 3(Я) С 06 Г 7/384 ОПЙСАНИЕ ИЗОБРЕТЕНИЯи двтюсномм свщитаьивм ГОСЗЩАРСТВЕННЫЙ КОМИТЕТ СССРПОДЕЛАМ ИдОБРЕТЕНИЙ И ОТКРЫТИИ(46) 15.04.83. Бюл. В 14 (72) В.И. Жабин В.И. Корнейчук, А.И Селезнев и В.П. Тарасенко (71) киевский ордена ленина полите. . ническкй Институт им. 50-летйя Великой Октябрьской социалистической революции(56) 1 Авторское свидетельство СССР 9.590738, кл. О 06 Р. 7/52 1978;2. Патент Японии в 55-37028, кл. С 06 Г 7/38,опублик. 1980 (прототип)(54)(7) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИ СЕЛ, содержащее буферный регистр. блок деления, сувЫатор порядков, де шифратор, триггер, счетчик нормали эации, суМматор нормализации, блок ,сравнения и регистр порядка. частного причеМ входы порядков делимого к дЕлителя устройства соединены с .первой и второй группами Входов сум Майора порядков соответственно, выходы счетчика нормализации соедкнекы с первой группой входов сумматора нормализации выходы которого соедквени с кнформацкбннымк входами блока сравнения и регистра порядка частного, выходы которого являются выходами порядка частного. устройства, входы мантиссы делителя устрой 3 ства соединены с входами делителяблока деления, выходы которого сое" :дикены с входами дешнфратора, первый выход которого соединен с входом .установки триггера в единичное сос- тояние, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены сдвигающий регистр управлений и элемент ИЛИ, причем единичный выход триггера соединен с входом разрешения записи регистра порядка частного, с входом .блокирбвки блока сравнения и входом установки сдвигающего регистра управлений выход старшего разряда .которого соедкнен с входами установ" кк в нулевое состояние регистра по рядка частного и триггера и первьаа водом элемента ИЛИ, к второМу входу которого подключен выход блока сравнення, а выход элеМента ИЛИ соецинен с устанойочнымк входамн счетчика нормализации, блока деления й буФ ферного регистра, входы которого являются входайи делимого блока делени выходы которого являются выходами ман- Ф тиссы частного устройства, второй выход дешифратора соединен со счет- нйм входом счетчика нормализации выходы сумматора порядков соединены. с второй 1;руппой входов сумматора нормализаций,.Изобретение относится к области вычислительной техники и может быть, использовано в цифровых вычислительных машинах для деления чисел в форме сплавающей запятой.Известно устройство для деления чисел, содержащее сумматор делимого, регистр делимого, сумматор частного, сумматор делителя, два сдвигающих регистра, пять элементов И, элемент ИЛИ, ключ, четыре триггера, два де-. шифратора, счетчик и блок анализа знаков, позволяющее совместить во времени процессы поразрядного ввода операндов и их обработки. т.е. Формирует частное по мере поразрядного поступления (старшими Разрядами впередделимого .и делителя на его вхо. ды 1недостатком этого устройства является невозможность обработки опе" рандов в форме С плавающей запятой.Наиболее близким к предложенному по техническому решению является арифметическое устройство, содержащее блок деления, два сумматора порядков, три дешифрирующих устройства, три фиксирующих схемы, схему Минус 1 и регистры 1 2 3.Однако при поразрядном вводе опе" рандов,известное устройство обладает низким .":быстродействием. Объясняется это тем, Что для.получения п разрядов (где ГО - разрядность мантисс операндов) мантиссы частного в указан" ных условиях такому устройству потребуется выполнить по крайней мере 21 п циклов вычислений, причем на протяжении первых в циклов разрядымантиссы частного не формируются. При выполнении последующих Ф циклоВ устройством осуществляется вычисление мантиссы частного. кроме того, нормализация мантиссы и соответствующая коррекция порядка проводитсяпосле вычисления мантиссы.Таким образом, известное устройство - прототип не позволйет совмещать во времени поразрядный ввод операндов и их, обработку.Целью изобретения является повышение быстродействия устройства.Поставленная цель достигается тем, что в устройство для деления чисел, содержащее буферный регистр, блок деления, сумматор порядков, дешифратор, триггер, счетчик нормализации, сумматор нормализации, блок сравнения и регистр порядка частного, причем входы порядков делимого и делителя устройства соединены с первой и второй группами входов сумматора порядков соответственно, выходы счетчика нормализации соединены с .первой группой входов сумматора нормализации, выходы которого соеди нены с информационными входами блока сравнения и регистра порядка частного, выходы которого являются выхо" дами порядка частного устройства, группа входов мантиссы делителя устройства соединена с входами делителя блока деления, выходы которого 5 соединены с входами дешифратора, первый выход которого соединен с входом установки триггера в единичноесостояние, введены сдвигающий регистр управления и элемент ИЛИ, причем 1 О единичйый выход триггера соединенс входом разрешения записи регистрапорядка частного, входом блокировкиблока сравнения и входом установкисдвигающего регистра управления, выход старшего разряда которого соеди-.нен с входами установки в нулевоесостояние регистра порйдка частногои триггера и первым входом элементаИЛИ, к второму входу которого под"ключен выход блока сравнения, а выход элемента ИЛИ соединен с устано"вочными входами счетчика нормализации, блока делений и буферного регистра, входы которого являются вхОдами мантиссы делимого устройства, выходы соединены со входами делимогоблока деления, выходы которого являются выходами мантиссы частного устройства, второй выход дешифраторасоединен со счетным входом счетчиканормализации, выходы сумматора порядков соединены с второй группойвходов сумматора нормализации.На чертеже представлена схемаустройства.35 Устройство содержит входы 1 и 2мантиссы делимого, буферный Регистр3, блок деления 4, Дешифратор 5,входы 6 и 7 мантиссы,.делителя, выходы 8 и 9 мантиссы частного, .триг гер 10, сдвигающийрегистр 11 управления, элемент 12 ИЛИ, счетчик 13нормализации, сумматор 14 нормализаций, сумматор 15 Порядков, блок 16.сравнения, регистр 17 порядка част ного, выходы 18-18 порядка частного, входы 19.-19 п и 20,1-20 П Порядковделимого и делителя соответственно.Входы 1 и 2 разрядов мантиссы делимого соединены с входами буферногорегистра 3, выходы которого соедийе"ны с входами делймого блока 4 деления, выходы которого являются выходами 8 и 9 мантиссы частного и соедине.ны с входамй дешифратора 5, первыйвыход которого соединен с входом установки в единичное состояние триггера 10, единичный выход которогосоединен с входом разрешения записи регистра 17 порядка частного, входомблокировки 16 сравнения и входом 60 установки регистра 11 управления, выход старшего разряда которого соединен с входами установки в нулевое состояние регистра 17 порядка частного, триггера 10 и первым входом65 элемента 12 ИЛИ, выход которого соединен с установочными входами буфер- ного регистра 3, блока 4 деления и счетчика 13 нормализации; выходы которого соединены с первой группой входов сумматора 14 нормализации, входы 19-19 и 20-20 порядков делимого и делителя соединены с первой и второй группами входов сумматора 15 порядков, выходы которого соединены с второй группой входов сумматора 14 нормализации, выходы которо" го соедийены с входамй блока 16 сравнейия и регистра 17 порядка частного, выходы которого являются выходами 181-18 п порядка частного устройства, выход блока 16 сравнения , 15 соединейфс вторым входом элемента 12 ИЛИ, входы б и 7 разрядов мантис-, сы делйтеля соединеныс входами де. лителя блока 4 деления.Буферный регистр 3 представляет 2 О собой двухразрядйый регистр с параллельным.приемом и выцачей информации, построенный на триггерах.Блок 4 деления предназначен для деления последовательно поступающих, 25 начиная со старших разрядов, мантисс операндов, представленных в иэбыточ" ной двоичной системе счисления с цифрами 1,0 и -1, Такой блок деления может быть выполнен, например по иэйестйой схеме. Входы установки исходного состояния регистров блока 4 соединены с его входом установки (управляющие входы и вход синхрони эации этого блока на чертеже не показаны). Ь каждомм 1 -м цикле вычйс" лений (где 1 = 1,2,3 ф) этот блок при пОследовательном поступлений на его входы разрядов мантисс операндов с весом 2формирует на своих выхо-. дах разряды мантиссы частного с ве сом 23 , т.е, разряды Мантиссы част ного вычисляются с запаздыванием на три цикла. При этом обеспечивается совмещение во времени процессов пО разрядного ввода мантисс операндов 45 и их обработки.Цифры избыточной двоичной системы, с помсарю которых представляются разрядГмантисс исходных операндов и частного, в свою очередь, изобра" 50 жены .кодом канонической двоичной сис-. темы. Так, цифре -1 соответствует наличие сигнала логической единицы на входах 1 или б или на выходе 8 ЦИФре 1 соответствует наличие сйгнала логической единицы на входаХ 2 или 7 или на выходе 9; ЦиФре 0 соот" ветствует отсутствие сигналов логй- ческоЛ единицы на входах 1, 2, 6 и 7 или на выходах 8 и 9.Дешифратор 5 предназначен для, 60 распознавания первого значащего разряда мантиссы частного. декодирова-. ние кодов цифр этим дешифратором осу. ществляется по сигналам, синхрониэиРующих поступление разрядов мантисс 65 операндов и выдачу разрядов мантиссы частного (вход синхронизации дешифратора 5 не показан).Регистр 11 управления представляет собой п -разрядный сдвигающий регИстр.функционирование регистров 3 и 11, а также блока 4 и дешифратора 5осуществляется под действием сигналов, синхронизирующихпоступление раз.Рядов мантиссы частного (входы синхронизации условно не показаны).Блок 16 сравнения представляет собой схему сравнения чисел, выполняющую сравнение вычисляемого значейия порядка частного с величиной минимального порядка, при котором Формируемое частное можно считать равным нулю. Величина такого минимального порядка заранее известна и равна -2 й 1 (где ь -1 " разрядность порядка без учета .знакового разряда) .Для представления порядков опе-рандов и частного используется каноническая двоичная система счисления. Значения порядков представляются со знаком с помощью дополнительногокода.В качестве сумматоров 14 и 15 мо гут быть использованы В -разрядные двоичные суьичаторы комбинационного типа Оба сумматора служат для выполнения операции вычитания с учетом знаков слагаемых. Сумматор 15 вычисляет разность порядков делимого и делителя, для этого его все п входов второго слагаемого, подключенного к входам 20120 порядка делителя, являются инвертирующими, и на вход переноса мяадшего разряда этого сумматора.,подается сигнал логической единицы. Сумматор 14 определяет разность между числом на выходе сумматора 15 и содержимым счетчика 13. Для этого все и входов первого слагаемого сумматора 14 также являются инвертирующими (они подключены к выходам счетчика 13).Счетчик 13 нормализации - это й-разрядный двоичный счетчик, имеющий вход установхи исходного состояния ффф в обратном коде.Устройство работает следующим образом.Перед выполнением операции деления триггер и регистры устройства ус" танавливаются в .нулевое состояние, а блок 4 и счетчик 13 - в исходное. С появлением синхронизирующих сигналов на входы 1 и 2 и б и 7 поразрядно поступают соответственно коды раэ" рядов мантисс делимого и делителя, начиная со старших разрядов. Одновременно с поступлением йа входы 1, 2 и. 6,7 первых старших разрядов мантисс операндов их порядки подаются на входы 191-19 и 20.1-20 й . Сумматор 15 вычисляет разность поступивших порядков с учетом их знаков. Получен.порядкачастного17 Входы Р Выходцик шины ла8 9 0,110 0.101 0.000 0; 000 О 1 0 1 0 0 0 ) 0 0 ОООО0 0 0000 1,100 1,101 2 ная разность с выходов сумматора 15выдается на входы второго слагаемогосумматора 14 для последующих преобразований в соответствии со значениямиразрядов мантиссы частного, которыев каждом-м цикле вычислений Формирует на своих выходах блок 4.Задержку на один цикл разрядовмантиссы делимого при их поступлениина соответствующие входы блока 4создает регистр 3. Эта задержка необходима для правильного Функциониро.вания блока 4, поскольку для послед"него необходимо, чтобы делимое бйломеньше делителя. Таким образом, покаждому -му синхронизирующему15сигналу двоичный код со входов 1 и 2запоминается в регистре 3 и в следующем цикле выходов этого регистрапоступает., на входы делимого блока 4.Этот блок на основании поступающих 20разрядов мантисс операндов формируетна своих выходах разряды мантиссЫчастного с запаздыванием на три цикла вычислений. По каждому 1 -мусинхронизирующему сигналу через выходы 8 и 9 выдаются из устройствакоды разрядов мантиссы частного, которые при этом анализируются дешифратором 5. Причем, если анализируемой цифрой мантиссы частного является О, то дешифратор 5 на своеМ вто"ром выходе Формирует сигнал логичес"кой единицы. Этот сигнал поступаетна счетный вход счетчика 13 и увеличивает его содержимое на единицу.С помощью сумматора 14 вычисЛяатсяразность между числом на выходе сумматора 15 и содержимым счетчика 13,Таким образом, по каждому разряду формируемой мантиссы частного, начинаяпервого старшего разряда равного 40нулю, осуществляется уменьшение раз"ности порядков на единицу,Приполучении первого значащегоразряда мантиссы частного равного 1или -1 дешифратор 5 по синхронизирую щему сигналу выдает сигнал логической единицы на своем первом выходе,устанавЛивая таким образом, триггер10 в единичное состояние, сигнал логической единицы с единичного выхода 50триггера 10 запрещает работу блока16 сравнения (на выходе этого блокаприсутствует логический нуль при на"личии логической единицы на его входе блокировки) и устанавливает вединицу первый младший разряд регистра 11, а остальные старшие 9 о) разРегистр Счетчик Сумма" управле- нормали- тор 14 ния 11 зации 13 ряды этого регистра устанавливает внуль. Кроме того, по логической единице на выходе триггера 10 в регистр17 записывается значение откорректированного на сумматоре )4 порядкачастного, При этом на выходах 18-18устанавливается порядок еще вычисляемой, но нормализованной мантиссычастного. Под действием последующих синхронизирующих сигналов в регистре 11происходит сдвиг логической единицыот младших разрядов этого регистрак старшим. Это позволяет вести отсчет .числа выдаваемых разрядов .нормализо"ванной маитиссы Частного. Вычисления разрядов мантиссы частного блоком 4 прекращаются, когда единица врегИстре 11 переходйт .в его старшнйп-й разряд. При этом через выходы8 и.9 выдается и разрядов нормализо.ванной мантиссы частногб. Логическаяединица в я -м разряде регистра 11устайавливает в исходное состояниетриггер 10, ретистр 17. и через элемент 12 ИЛИ блок 4 деления, регистр3 и счетчик 13. Следующим синхро"низирующим сигналом щ-й разряд регистра 11 устаиавливается В нульПосле этого устройство готово длявыполнения операции деления над следующей парой операндов.Если же в процессе одновременнбгОвычисления мантиссы частного, еенормализации и соответствующей корректировки порядка частного числона выходах сумматора 14 становитсяравным значению минимально .допусти"мого порядка, то блок 16 определяетэто, на его выходе устанавливаетсясигнал логической единицы. Этот сигнал череЗ элемент 12 ИЛИ устанавливает в исходное состояние регистр 3,блок 4 деления и счетчик 13. ТеперЪустройство снова готово для выполнения операции деления со следующей= (14) де = 2 (ОФ 1011) изб ,аделитель В = ( в ) дес, 2 (0,1101)11 -232изб. Для получения В 4 разрядоВмантиссы частного необходимо выполнить 7 циклов вычислений. При указанных значениях операндов частноеС = (5) дес, =.2+ф(0,1111) изб.таблица поясняет процесс Вычисления частного,1012241 Регистр порядка частного17 В Выходцнк- шиныла.,Входы Входы 7 ф 8 9 Етаф т ааэ МЮф вйааеафею 3- 0 0 0000 4 0 1 . 0001 0.000 1 .,0 О 100 О 1 11.10 0.100 0 О 1 0 0.100 1.110 0.100 0.100 0.000 0.100 0. 111 каз 2766/60 Тираж 704 Подписное Внии П фПатен ект жгород, ул или Регистр Счетчик Суммауправле- нормали- тор 14 ния 11 эацин 13 5 1 0 .0010 1110 0.100 6 О. 1 0100 ; 1.110 7 М 0 1000 .1 011М Ф Факим образом, Преддоженное уст- ройство позволяет совместить во вре" менй процессы поразрядного ввода маитисс операндов, Формирования раз:.рядов мантиссм частного, ее нормализации и коррекции порядка частного. Прй этом времй, затрачиваемое на вычисление и раэрядов нормализованной мантиссы частного, равно т =ГПродолаение таблицЫ=ан.З циклов вычислений, тогда как время вычисления у устройства-прото. типа ТП = 2 нЪ т.е. уВеличение быстродействия К равноТп Юла