Фазовращатель дискретного действия

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскиаСоциалистическихреспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к авт. свид-ву(22 Заявлено 27.07.81 (21) 3321824/18-21 51) М.КЛ.з Н 03 Н 7/18 с присоединением заявки Но -(23) Приоритет -Государственный комитет СССР оо делам изобретений и открытийДата опубликования описания 15.0383 Б. Н, Балясников, А. П. Коковашин, В. П. Ко в,А. М. Парфенов и Я. Б. Свердлова Р(54) ФАЗОВРАЩАТЕЛЬ ДИСКРЕТНОГО ДЕЙСТВИЯ 20 Изобретение относится к измерительной технике и предназначено дляустройств контроля и управления радиоэлектронной аппаратуры путем изменения фазы сигнала.Известен дискретный фазовращатель (цифровой фаэовращатель), содержащий счетчик, выходы .которогоподключены к первым входам блока 10сравнения, вторые входы которогосоединены с выходами Фазовращающегоблока и триггер с раздельным управлением. В этом фазовращателе минимальный дискрет изменения фазы составляет величину 360 о/2", однако,с уменьшением дискрета измененияфазы в 2" раэ во столько же раэ увеличивается.период выходного сигнала 113.Таким образом, увеличение периодавыходного сигнала в К раз при уменьшении дискрета, изменения фазы в Краз.является недостатком указанногоустройства,25Наиболее близким по техническойсущности к предлагаемому являетсяустройство для цифрового Формирования фазового сдвига, содержащеезадающий генератор, два делителя частоты, управляемый по частоте генера-,тор, фильтр низких частот, Фазовый дискриминатор, два устройства сравнения кодов и два устройства установки числа, причем два входа Фазо" вого дискриминатора подключены к выходам первого н второго делителей частоты соответственно, а его выход соединен с входом фильтра низких частот, выход которого подключен к управляющему входу управляемого по частоте генератора, а выход послед" него соединен с входом второго делителя частоты, причем выходы каждого разряда делителей частоты и выходы устройств установки числа подключены к входам устройств сравнения ко дов, вход первого делителя частоты подключен к выходу задающего генератора 1 2,Недостатком этого устройства являетсяувеличение периода выходного сигнала в К раз при уменьшении в К раз минимального дискрета изменения фазы.Цель изобретения - увеличение быст родействия посредством сокращения минимального Фазового сдвига без увеличения периода выходного сигнала.Поставленная цель достигается тем, что в формирователь, содержащийзадающий генератор, соединенный сего выходом делитель частоты и фильтрнизких частот, дополнительно введены формирователь кодов ступенчатогосигнала, сумматор, блок управлениясумматором, блок памяти и цифроаналоговый преобразователь, при этомвыходы делителя частоты соединенысо входами формирователя кодов ступенчатого сигнала и входами блокауправления сумматором, выходы формирователя кодов ступенчатого сигнала соединены со входами первого слагаемого сумматора, выходы блока памяти соединены со входами второгослагаемого сумматора, выход блока 15управления сумматором соединен совходами управления сумматора, выходы сумматора соединены со входамицифроаналогового; преобразователя,а выход последнего соединен со входом фильтра низких частот.На фиг. 1 представлена структурная схема, на Фиг. 2 - временныедиаграмма работы устройства.Предлагаемое Устройство содержитзадающий генератор 1, делитель 2частоты, Формирователь 3 кодов сту"пенчатого сигнала, сумматор 4, блок5 управления сумматором, блок б памяти, цифроаналоговый преобразователь 7 и Фильтр 8 низких частот.Выход задающего генератора 1 соединен со входом делителя 2 частоты,выходы делителя 2 частоты соединенысо входами формирователя 3 кодовступенчатого сигнала, выходы Формирователя 3 кодов ступенчатого сигнала соединены со входами первого слагаемого сумматора 4, выходы делителя 2 частоты соединены со входамиблока 5 управления сумматором, выход блока 5 управления сумматоромсоединен со входом управления сумматора 4, выходы блока б памяти соединены со входами второго слагаемого сумматора 4, выходы последнего 45соединены со входами цифроаналогового преобразователя 7, а его выходсоединен со входом Фильтра 8 низкихчастот, выход которого является выходом сдвинутого по фазе сигнала Фазовращателя.Предлагаемое устройство работаетследующим образом,Эадающий генератор 1 генерируетсигнал с периодомСЬ . Этот сигналпоступает на вход делителя 2 частоты. 55Делитель 2 частоты Формирует на выходах импульсные сигналы с периодомМсо (к - четное, положительное число), сигналы на соседних выходахделителя 2 частоты сдвинуты по фазе, 60один относительно другого на интервалГо , как показано на Фиг. 2, 1(к ),Делитель частоты, может быть выполнен на замкнутОм в кольцо микросхемном регистре сдвига. Для нормальной работы в делитель 2 частоты необходимо записать в один разряд "1",в остальные - "0", Импульсные сигналы с выходов делителя 2 частоты поступают на вход формирователя 3 кодов ступенчатого сигнала, на выходахформирователя 3 кодов ступенчатогосигнала формируется параллельныйв-разрядный код ступенчатого сигна-ла. Для в=1 при поступлении на входы а Ь, с д сигналов,показанныхна фиг. 2,1 на выходах формирователя 3 кодов ступенчатого сигнала алЬ, с д формируется последовательность кодов:ОООО, О 1 ОО,1000; 0100,(8) (4)(0) (4) Параллельный код ступенчатого сигнала с выходов формирователя 3 кодов ступенчатого сигнала поступает на входы первого слагаемого сумматора 4. Блок памяти хранит и положительных чисел, при этом каждое последующее число больше предыдущего на некоторую положительную величину Ьа 1(11, 2 , и), а и-е число равно величине ступени сигнала, код которого поступает с выходов Формирователя 3 кодов ступенчатого сигнала. Блок б памяти содержит регистр адреса числа, положение "1" в котором определяет код числа на выходе устройства б памяти. Для удобства дальнейшего рассмотрения допустим, что блок памяти хранит 5 чисел: О, 1, 2, 3, 4 (000, 001, 010, О 11, 1 ОО).При поступлении импульсов на вход продвижения 5 - разрядного регистра сдвига на выходах блока памяти 2 Г д последовательно появляются коды указанных выше пяти чисел, Смена кодов числа на выходе блока б памяти может производиться как синхронно со входным сигналом, так и асинхронно. Коды чисел с выходов блока б памяти поступают на входы второго слагаемого сумматора 4. Сумматор может либо складывать два числа, коды которых поступают на входы первого (алЬлслл) и ВТОРОГО (9) слагаемых, либо вычитать из числа, код которого поступает на входы первого слагаемого (алЬл с, д) число, код которого поступает на входы второго слагаемого ( Г 1 д).Выбор режима работы сумматора (.сложение или вычитание) определяется сигналами, поступающими с блока 5 управления сумматором.Блок 5 управления сумматором работает в двух режимах А и В, В обоих режимах устройство блок 5 выдает команду "+" (сложить) при поступлении с делителя 2 частоты сигнала, которому соответствует минимальная1005272 величина ступени ступенчатого сигнала.В обоих режимах блок 5 управления выдает команду ф-" ("вычесть") при поступлении с делителя 2 частоты сиг нала, которому соответствует максимальная величина ступени.В режиме А блок управления 5 выдает команду ф+" на возрастающем участке ступенчатого сигнала и команду и-ф - на убывающем участке ступенчатого сигнала. В режиме фВ" блок 5 управления выдает команду ф-". на возрастающем участке ступенчатого сигнала и ко манду ф+ф - на убывающем участке ступенчатого сигнала.В данном случае предполагается, что блок управления сумматором получает сигнал от делителя частоты, выполненного в виде 4-разрядного регистра сдвига, замкнутого в кольцо.В рассматриваемом варианте при последовательном поступлении "1 ф на входы а, Ь, с, д (Фиг. 2.1) блок 5 управления сумматором выдает на сумматор в режиме А последовательность команд: "+", "+", "-", ф-"; а в режиме "В"; "+и иф н и+и 30 Команда "+" соответствует "1" на выходе Ь, команда "-" соответствует "0" на выходе Ь,Режим А или В определяется положением триггера. Установка режима А производится подачей фОф на вход А, режима В - подачей фОф на вход В.Если от блока 6 памяти на вход второго слагаемого сумматора 4 поступает код числа 0 (000), то независимо от режима (А или В) имеет 40 место нулевой фазовый сдвиг сигнала на выходе устройства относительно входного сигнала. Если от блока памяти на вход второго слагаемого сумматора 4 поступает любое из чисел, 45 хранящихся. в памяти, кроме нуля, то режим А соответствует сдвигу выходбыть выполнены со сколь угодно высо кой точностью, практически ограничивает минимальный дискрет Фазы толькоточность цифроаналогового преобразователя 8 (ЦАП)Как показывает расчет по формуле 60 (1) при= 10 и ьо а = Оу 001 (чтосоответствует приблизительно 1 ВП,содержащему 10 двоичных разрядов иобеспечивающему, следовательно, 1024ступени) величина минимального дис .крета фазы составляет 0,0028 рад. Анализируя выражение (1), легко видеть, что 6 6 ф,О при да-"0Таким образом, уменьшая величину ьа, можно получить сколь угодно малый.фазовый сдвиг ь О , не увеличивая период входного сигнала.Поскольку, при достаточно высоком быстродействии цифровых устройств, цифровые операции для заданной частоты задающего генератора 1, могут ного сигнала влево по оси времени, режим В - сдвигу вправо.Рассмотрим, например, случай при 1 с=1, Ьд;= 1, С выхода сумматора 4 параллельный код поступает на преобразователь 7 код-напряжение, на выходе которого имеют место сигналы, показанные на следующих фигурах: Фиг. 2,2 - в случае нуля (код 000) на выходах (Й, 5, ц) второго слагаемого сумматора 4; фиг, 2,3 - в случае чисел не равных нулю на входе второго слагаемого сумматора 4 и режима А (пунктир соответствует случаю, изображенному на Фиг.2.2), фиг. 2,4- в случае чисел не равных нулю на входе второго слагаемого сумматора 4 и режима В (пунктир соответствует случаю, изображенному на Фиг, 2.2).Ступенчатое напряжение с цифроаналогового преобразователя 7 поступает на фильтр 8 низких частот, который имеет амплитудно-частотную характеристику, обеспечивающУю пропускание на выход Фильтра 8 низких частот только 1-ой гармоники ступенчатого сигнала. При этом ступенчатому сигналу, показанному на фиг. 2,2, соответствует синусоидальный сигнал (1-я гармоника), показанный на Фиг.2.5, а ступенчатым сигналом, показанным на Фигурах 2,3 и 2,4 синусоидальные сигналы (1-е гармоники), показанные соответственно на Фигурах 2.6 и 2,7 сплошными линиями, сдвинутые по фазе соответственно влево и вправо по оси времени относительно синусоидального сигнала, показанного на Фигуре .2,5 сплошной линией и на .Фиг. 2,6 и 2,7 пунктирными линиями.В общем случае, разлагая в ряд Фурье ступенчатые сигналы соответственно сплошной и пунктирной линиями, и рассматривая первые гармоники этих ступенчатых сигналов, можно показать, что фазовый сдвиг между первыми гармониками, каждой из которых соответствует ступенчатый сигнал, определяется выражением.( М, 0,15) или 4,5 нс на частоте сйгнала на выходе фазовращателя 100 кГц,Предлагаемое устройство сокращает минимальный Фазовый сдвиг без увеличения периода. выходного сигнала.формула изобретенияфазовращатель дискретного действия, содержащий задающий генератор, соединенный с его выходом делитель частоты и фильтр низких частот, о т л и ч а ю щ и й с я тем, что, с целью увеличения быстродействия посредством сокращения минимального фазового сдвига без увеличения периода выходного сигнала, в него дополнителвно введены формирователь кодов ступенчатого Сигнала, сумматор, блок управления сумматором, блок памяти и цифроаналоговый преобразователь,при этом выходы делителя частоты соединены с входами формирователя кодов ступенчатого сигнала н входамиблока управления сумматором, выходыформирователя кодов ступенчатого сигнала соединены с входами первого слагаемого сумматора, выходы блока памяти соединены с входами второго слаО, гаемого сумматора, выход блока управления сумматором соединен с входомуправления сумматора, выходы сумматора соединены с входами цифроаналогового преобразователя, а выход поотеднего соединен с входом фильтра1 низких частот.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 748840, кл. Н 03 К 5/153, 1979.33 2. Авторское свидетельство СССР .Р 457937 кл, С 01 В 25/00, 19 б 7,сье Шекмар оррект Подписи аказ 1923/75 Тираж 934 ВНИИПИ Государственного комитета СС по делам изобретений и открытий 113035, Москва, Ж, Рауюская наб.,