Цифровой функциональный преобразователь

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61)Дополнительное к авт. сеид-ву Р 74459 М. Кл.6 06 Р 7/544 с присоединением заявки Нов Государственный коинтет СССР но делам изобретений н открытнй(3) УДК 681. 3 (088. 8) Дата опубликования описания 23. 0183(71),з аявител ФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ ей с и вт вателонал Изобретение относится к цифровойвычислительной технике и может найтиприменение для аппаратной реализациивычисления функций,По основному авт. св. Р 744590известен цифровой функциональныйпреобразователь, содержащий четыресумматора-вычитателя, два регистра,блок анализа и блок управления, причем выходы блока анализа соединеныс первыми управляющими входами первого - четвертого сумматоров-вычита-.телей и с входом блока управления,первый выход которого соединен с управляющими .входами регистров, а второй выход - с вторыми управляющимивходами сумматоров-вычитателей, выход первого регистра соединен с первыми входами первого и второго сумматоров-вычитателей, вторые входыкоторых соединены с входом первогорегистра и первым входом цифровогофункционального преобразователя, выход второго регистра соединен с первыми входами третьего и четвертогосумматоров-вычитателей, вторые входыкотбрых соединены с входом второгорегистра и вторым входом цифровогофункционального преобразователя, выходы первого и третьего сумматороввычитател оединены соответственнос первым орым входами блока анализа.Этот цифровой функциональный преобразователь предназначен дяя вычисления трех функций 2 ху/(х+у), 2 х 9/(х+у) и 2 у 2/(х+у) 2Недостатком известного преобразо я являются ограниченные функциьные возможности.Цель изобретения - расширениекласса решаемых задач за счет дополнительного вычисления Функций)х-у)/ (х+у)Поставленная цель достигается тем,что в цифровой функциональный преобразователь введены три сумматоравычитателя первые управляющие входй которых соединены с первым выходомблока анализа, вторые управляющиевходы сумматоров-вычитателей соединены со вторымвыходом блока управленияпервые информационные входы пятого 25 и седьмого сумматоров-вычитателейсоединены .с выходом второго регибтранпервый и второй информационные входышестого сумматора-вычитателя и вторыЕинформационные входы пятого и седьмомго сумматоров-вычитателей соединеныс выходом первого регистра, третийинформационный вход пятого сумматоравычитателя соединен с входом пускапреобразователя, третьи информационные входы шестого и сецьмого сумматоров-вычитателей соединены,с первымвходом преобразователя,На чертеже приведена блок-схемапреобразователя,Преобразователь содержит сумматоры-вычитатели 1-7, регистры 8 и 9,блок 10 анализа, блок 11 управления,входы 12-14 преобразователя и выходы 15-21 преобразователя,Сумматоры-вычитатели 5-7 могутбыть выполнены либо в виде многоразрядной параллельной комбинационнойлогической схемы (матрицы) сложениявычитания, либо в виде последовательной схемы, содержащей одноразрядныесумматоры-вычитатели и регистр. Управляющий вход одноразрядного сумматора-вычитателя является первым управляющим входом сумматора, ВхОдсдвига регистра является в эрым управляющим входом. Входы первого одноразрядного сумматора-вычитателя являются первым и вторым информационными входами. Информационный вход регистра является третьим входом, авыход регистра является выходом сумматор-вычитателя.Блок 11 управления содержит генератор импульсов, два триггера, счетчик, дешифратор, пять элементов И,три элемента ИЛИ и два. элемента задержки, причем первый вход блока управления соединен с первым входомпервого элемента ИЛИ, входом первогоэлемента задержки и первым входомвторого элемента ИЛИ, выход которогосоединен с первым входом первоготриггера,.прямой и инверсный выходыкоторого соединены с первыми входамипервого и второго элементов И, вторые входы которых соединены с выходом генератора импульсов, входы пуска и останова которого соединены свыходом первого элемента задержки ивторым входом блока управления соответственно, второй вход первого триггера соединен с выходом дешифратора,третьим выходом блока управления ипервыми входами третьего и четверто го элементов И, вторые входы которыхсоединены с третьим входом блока управления, первый выход которого явля.ется выходом третьего элемента ИЛИ,первый вход которого соединен с выходом пятого элемента И, первый входкоторого соедийен с прямым выходом,второго триггера, входы которого со"единены с выходами четвертого элемента И и первого элемента ИЛИ, второй вход которого соединен с выходомтретьего элемента И, выход первогоэлемента И соединен со вторым входом третьего элемента ИЛИ, вторым входомблока управлейия и входом счетчика,выход которого соединен со входомдешифратора, выход второго элементаИ соединен со вторым входом пятого5 элемента И через второй элемент задержки со вторым входом второго эле;мента ИЛИ, выход первого триггераявляется четвертым выходом блока управления.Вычисления функций в данном преобразователе основано на одновременном решении системы разностных рекур.-4ЗЮ 4Фо=Х %,=% +Ц Х 2. +ЦХ 2: Юи-ъдЗО ЯоХ 61=9 О, Х 2.-О Чй Яи - - 1 где 1 = О, и - номер итерации, 35 О, и - вес или показательитерации,"и - число разрядов операнда (одного из аргумйтов).4 О Рекуррентные соотношения алгоритма обладают рекуррвнтными свойствамии вычисляются одновременно в одномитерационном процессе. Каждое соотношение может вычисляться либо парал лельно за один такт, либо последовательноза и+в тактов, где я = ,)1 од Ячисло дополнительных защитных разрядов регистров и сумматоров"вычитателей для компенсации погрешности усечения чисел при их сдвиге. Соотношение х реализуется в сумматоре-вычитател 1, соотношение у реализуется в сумматоре-вычитателе 3, соотношение к реализуется в сумматоревычитателе 2, соотношение Преализуется в сумматоре-вычитателе 4, соотношение Ч реализуется в сумматоре. -вычитателе 5, соотношение И реализуется в сумматоре-вычитатейе 6, соотношениереализуется в. сумматоре" 60 вычитателе 7. Значения х 2 " и у 2 получаются соответственно в регистрах8 и 9, Логическое уравнение у -х. 0решается в блоке 10 анализа.Вычисления в преобразователе осу" 65 ществляются следующим образом.Первоначальное значение кода хустанавливается в регистр 8 и в сумматоры-вычитатели 1-2 и 6-7, а значение кода у устанавливается в регистр 9 и в сумматоры-вычитатели 3-4.ПО стартовому импульсу с входа 14устанавливается нулевое значение.в сумматоре-вычитателе 5.В момент. появления в блоке управления импульса конца итерации в блоке 10 анализа вырабатывается значение цифры ц для следующей итерации.При, значений п 7.+3 в сумматорах-,вычитателях 1, 4, 6, по первому ивторому входам сумматоров-вычитателей 5 и 7 выполняется сложение, ав сумматорах-вычитателях 2-3, повторому входу сумматора-вычитателя 5и по первому входу сумматора-вычитателя 7 выполняется вычитание. При/ -1 режим их работы меняется на) обратный.При равенстве содержаний х и ув сумматорах-вычитателях 1 и 3,в блоке 10 анализа Формируется сигнал на втором выходе, по которомув блоке 11 управления выключаетсягенератор тактовых импульсов х ипроцесс вычисления закончен. При этомв сумматорах-вычитателях 1 и 3 (выходы 15 и 17) содержится значениефункции 2 ху/(х+у), в сумматоре-вычитателе 2 (выход 16) содержится значение фукнции 2 х 9 (х+у), в сумматоревычитателе 4 (выход 18) содержитсязначение функции 2 у /(х+у), в сумматоре-вычитателе 5 (выход 19) содержится значение функции (х-у) /(х+у),в сумматоре-вычитателе 6 (выход 20содержится значение Функции (Зху-х) /(выход 21) содержится значение функции (Зху-у ) /(х+у) .Максимальное время вычисления одновременно шести указанных функцийв данном преобразователе для параллельного принципа работы в тактахравно Тоа 2 п, а для последовательного принципа работы в тактах равноТп)оАп (и+а+1),Однако благодаря асинхронному режиму работы (прерывание процесса вы"числения при ху) для большинства значений аргументов время вычисления значительно меньше максималь 5 ного значения, так как процесс оканчивается на итерации, номер которойменьше значения и.В общем случае погрешность вычис-,ления указанных Функций определяется 10 длиной разрядной сетки регистров исумматоров и при использовании дополнительных разрядов щ всегда меньше единицы последнего младшего разряда и.5Формула изобретенияЦифровой Функциональный преобра зователь по авт; св, 9 744590, о тл и ч а ю щ и й с я тем, что, сцелью расширения класса решаемыхзадач за счет дополнительного вычисления функций (х-у) /(х-у), (Зху-х )/ 25 /(х+у) и (Зху-у )/(х+у), в него введены три сумматора-вычитателя, первыеуправляющие входы которых соединеныс первым выходом блока анализа, вто"рые управляющие входы сумматоров-выЗ 0 читателей соединены со вторым выходом блока управления, первые информационные входы пятого и седьмогосумматоров-вычитателей соединены свыходом второго регистра, первый ивторой информационные входы шестогосумматора-вычитателя и вторые информационные входы пятого и седьмогосумматоров-вычнтателей соединены свыходом первого регистра, третий информационный вход пятого сумматора вычитателя соединен с входом пускапреобразователя, третьи информационные входы шестого и седьмого сумматоров-вычитателей соединены с первымвходом преобразователя.45, Источники информаций,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 744590, кл. С 06 Р 7/38, 1978 (прототип).991419 Зака 4 5 фПатент", г. Ужгород, ул. Проектная ал Составитель А. Зориедактор С. Патрушева Техред Т.Фанта 35/67 Тираж 704ВНИИПИ Государственного комитета Спо делам изобретений и открытий3035, Иосква, Ж, Раушская наб. орректор А. Дэятодписное