Запоминающее устройство

Союз СоветскихСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 951401(6 ) Дополнительное к авт, свид-ву(22)Заявлено 18.06.80 (2 ) 29 ч 1586/18-2 чс присоединением заявки М(51) М. Кл, 6 11 С 19/00 3 Ъеударстееиный комитет СССР де делам изееретений и атерыти(5 т) ЗАПОМИНАОЦЕЕ УСТРОЙСТВО 1Иэ обретение от носит ся к вы числ и- тельной технике и может быть исполь" зовано при конструировании оперативных запоминающих устройств ЭВМ последовательного действия.Известно запоминаоцее устройство с прямой адресацией, используемое в качестве оперативных ЗУ ЭВМ на ферромагнитных элементах памяти .11.Общими недостатками известного ЗУ являются необходимость восстановления информации при считывании и сложность изготовления. Магнитные запоминающие устройства, изготовленные интегральным способом, имеют огранйценное быстродействие, так как увеличение амплитуды адресных токов, способствующее увеличению скорости перемагничивания, приводит к разрушению информации в соседних ячейках. По мере возрастания быстродействия резко увеличивается влияние помех, борьба с которыми приводит к усложнению аппаратуры, увеличению ее стоимости, затруднениюпоиска неисправностей и снижениюнадежности запоминаоцего устройства.Наиболее близким к предлагаемомупо технической сущности является запоминающее устройство с прямой адресацией на регистрах с параллельными записью и считыванием информации,имеющие более высокое быстродейст, вие по сравнению с магнитным 2,Однако большое количество шин ограничивает быстродействие иэ-.эа роста помех. Кроме этого применение такого ЗУ в ЭВМ последовательного действия затруднительно.Цель изобретения - повышение быстродействия устройства и его надежности.Поставленная цель достигается тем, 20 что в запоминающее устройство, содержащее адресный блок, входы которого являются адресными входами устройства, регистры хранения информациикоммутатор и шины управления, 3 9514введены первый и второй формирователи, три группы элементов И-НЕ,причем вход первого Формирователясоединен с первыми входами элементовИ-НЕ первой группы, вторые входыэлементов И-НЕ первой группы соеди.нены с первым выходом второго формирователя, вход которого соединенс первой шиной управления, третьивходы элементов И-НЕ первой группы 10соединены с соответствующими выходами адресного блока и адреснымивходами регистров хранения информа,тции, управляющие входы адресногоблока соединены соответственно со 15второй и третьей шиной управления,первые входы элементов И-НЕ второйгруппы соединены с выходами элементов И-НЕ первой группы, выходы элементов И-НЕ второй группы соединеныс информационными входами регистровхранения информации, выходы которыхподключены к первым входам элементов И-НЕ третьей группы, вторые входы элементов И-НЕ третьей группы соединены с вторым выходом второго формирователя, вторые входы элементовИ-НЕ второй группы соединены с выходами элементов И-НЕ третьей группыи с информационными входами коммутатора, третьи входы элементов И-НЕтретьей группы соединены с выходамиадресного блока, выход коммутатораявляется выходом устройства, управляющий вход коммутатора соединен счетвертой шиной управления, а такжетем, что адресный блок содержит последовательно соединенные первый, второй регистры и дешифратор, выходы которого являются выходами адресногоблока, входы первого регистра являются адресными входами адресного блока, управляющие входы регистров являются входами управления адресного блока.На чертеже изображена функциональ 45ная схема предлагаемого устройства.Оно содержит адресный блок 1, формирователи 2 и 3, элементы И-НЕ 4-6первой, второй и третьей групп, реги.стры 7 хранения информации, шины8-11 управления, Адресный блок 1 содержит регистры 12 и 13, дешифратор14, Предлагаемое устройство функционирует следующим образом,Адрес ячейки памяти, в которую на- -до записать или из которой надо считать информацию, последовательнымкодом постут 1 т-.т в регистр 12, по сиг 01 фналу приема адреса (СПА) параллельным кодом переписывается в регистр 13. Дешифратор 14 в соответствии с.адресом по сдвигающим синхроимпульсам (ССИ) на одном из выходов (О,1, 22 ) Формирует сдвигающие синхироимпульсы, обеспечивающие прием входной информации в соответствующийадресу хранящий регистр 6 при наличии сигнала записи т.СЗ ) или выдачуинформации из этого регистра при наличии сигнала считывания, разрывается сигналами записи. Так как сдви.гающие импульсы поступают с выходадешифратора 14 только на один хранящий регистр, но в остальных хранящих регистрах потери информациибыть не может,Сигнал записи адреса (СЗА) должен быть импульсным, а сигнал записи (СЗ) и сигнал считывания (СС)могут быть потенциальными, но подлительности должны равняться времени сдвига всех разрядов так, чтобы суммарное время приема адреса,дешифрации адреса и задержек навходе или выходе регистров 7 равнялось времени сдвига всех разрядовкаждого регистра 7. Это значит, чтопри большей разрядности слов количество регистров 7 можно увеличить, но при этом необходимо помнить и обувеличении задержки на дешифрацию,ввод или вывод информации при увеличении количества разрядов в адресе. Точное соотношение можно определить зная характеристики элементной базы.Применение предлагаемого устройства для построения оперативных запоминающих устройств ЭВМ последовательного действия позволяет сократить номенклатуру базовых элементов в ЭВМ упростить обслуживание ЭВМ, повысить их надежность и быстродействие, так как современные регистры, выполненные по интегральной технологии, имеют высокую надежность илучшую помехоустойчивость при частотах, как минимум, на порядок выше рабочих частот магнитных элементов памяти, а однотипность элементной базы благоприятно сказывается на всех этапах проектирования и эксплуатации ЭВМ,Для построения ЗУ на 256 шестнадцатиразрядных слов требуется не более 1500 корпусов интегральных импульсов микросхем 133 или 155 серий5 95 тов К 155 ЛБ 2, 17 б элементов К 155 ЛБ 4 и 254 элемента К 155 ЛБ 3), а быстродей ствие ЗУ полностью соответствует быстродействию ЭВМ, построенной на этой же элементной базе.Использование однокорпусных многоразрядных последовательных регистров и однокорпусных импульсных дешиФраторов существенно сокращает габариты, повышает надежность и технологичность ЗУ. Ремонт ячейки памяти предлагаемого ЗУ сводится к замене микросхемы, а поиск и устранение такой неисправности в процессе эксплуатации не вызывает затруднений,Формула изобретения1. Запоминающее устройство, содержащее адресный блок, входы которого являются адресными входами устройства, регистры хранения информации, кбймутатор и шины управления, отличающееся тем, что, с целью повышения быстродействия . устройства и его надежности, в него введены первый и второй Формирователи и три группы элементов И-НЕ, причем вход первого формирователя является входом устройства, выход первого Формирователя соединен с первыми входами элементов И-НЕ первой группы, вторые входы элементов И-НЕ первой группы соединены с первым выходом второго Формирователя вход которого соединен с первой шиной управления, третьи входы элементов И-НЕ первой группы соединены с соответствующими выходами адресного блока и адресными входами регистров хранения информации, управляющие 1401, входы адресного блока соединены соответственно с второй и третьей шинами управления, первые входы элемен"тов И-НЕ второй группы соединены сь выходами элементов И-НЕ первой группы, выходы элементов И-НЕ второйгруппы соединены с. информационнымивходами регистров хранения информации, выходы которых подключены к пер 10 вым входам элементов И-НЕ третьейгруппы, вторые входы элементов И"НЕтретьей группы соединены с вторымвыходом второго Формирователя, вторые входы элементов И-НЕ второй груп 15 пы соединены с выходами элементовИ-НЕ третьей группы и с информационными входами коммутатора, третьивходы элементов И-НЕ третьей группысоединены с выходами адресного бло 20 ка, выход коммутатора является выходом устройства, управляющий вход ком.мутатора соединен с четвертой шиной управления.2 . Устройство по и. 1, о т л и 25 ч а ю щ е е с я тем, что в нем адресный блок содержит последовательно соединенные первый, второй регистры и дешифратор, выходы которого являются выходами адресного блока, вхозо ды первого регистра являются адресными входами адресного блока, управляющие входы регистров являются входами управления адресного блока.Источники информации,принятые во внимание при экспертизеКаган Б.М. и др. Цифровые вычислительные машины и системы. "Энер.гия", М., 1973, с. 242-301.2. Майоров С.А, и др. Принципы40 организации циФровых машин. Машиностроение", Л., 1974, с. 385-388,рис. 1 О. 16 (прототип).