Фазовый детектор

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских(22) Заявлено 301280 (21) 3226997/18-21с присоединением заявки МВ -(23) ПриоритетОпубликовано 070882, Бюллетень Мо 29Дата опубликования описания 100882 51 М. Кл.з Н 03 К 9/04 Н 03 Э 13/00 Государственный комитет СССР по делам изобретений и открытий(72) Авторы изобретения Е.П. Ветлугин, Л.Г. Кравец и А.И. Лаврушевз Житомирский филиал Киевского ордена Ленина по института(54) ФАЗОВЫЙ ДЕТЕ фазовый детектортаточно высок ю п Изобретение от нике и может быть информационно-изм и системах импуль подстройки частотык радиотех овано в ой технике вой авто и исполь ритель но-фаз 5 5 30 Известен фазовый детектор, содержащий два счетчика, два триггера, цифровое вычитаюцее устройство, цифро-аналоговый преобразователь и фильтр. В этом фазовом детекторе выходной сигнал формируется вычитанием кодов счетчиков с последующим преобразованием результатов вычитания в аналоговую величину 13.Недостатком этого фазового детектора является низкая помехозащищенностьНаиболее близким по технической сущности к предлагаемому является фазовый детектор, содержащий два счетчика, два цифро-аналоговых преобразователя, два триггера, вычитающее устройство и фильтр, в котором с целью увеличения помехозащищенности в момент сброса любого из счетчиков цифро-аналоговые преобразователи устанавливаются не в нулевое состбяние, а поддерживают определенный уровень Г 23. Однако данныйтакже имеет недос у омехозащищенность.Дель изобретения - повьпдение помехозащищенности фазового детектора.Поставленная цель достигается тем, что в фазовый детектор, содержащий два счетчика, два цифро-аналоговых преобразователя, триггер и вычитающий блок, соединенные входами с выходами первого и второго цифроаналоговых преобразователей, входы которых соединены с первыми выходами счетчиков, которые входами соединены с клеммами опорного и измеряемого сигнала, дополнительно введены логический элемент ИЛИ, два элемента задержки, два зарядных и два разрядных ключа, два резистора, два запоминающих конденсатора и два буферных каскада, выход первого из которых сое соединен с первым входом первого зарядного ключа и первым входом вычитающего блока, а выход второго с пер вым входом второго зарядного ключа и вторым входом вычитающего блока, вход первого буферного каскада соединен с выходом первого зарядного и первым входом первого зарядного ключей, а также с одним из выводовпервой запоминающего конденсаторов,другой вывод который соединен с об-щей шиной, выход второго буферногокаскада соединен с выходом второгозар,.дного и первым входом второгоразрядного ключей, а также с.одним 5из выводов второй запоминающегоконденсатора, другой вывод которыйсоединен с общей шиной, при этомвыходы первого и второго разрядныхключей соединены с общей шиной через 10первый и второй резисторы соответственно, вторые входы зарядных ключейс первым выходом триггера, а вторыевходы разрядных ключей с выходомпервого и входом второго элементазадержки, причем выход второго элемента задержки соединен с первымвходом тригера, а вход первого элемента задержки - с вторым выходомтриггера,. который своим вторым входом соединен с выходом логическогоэлемента ИЛИ, входы которого соединены с вторыми выходами первого ивторого счетчиков,На фиг.1 изображена структурнаяэлектрическая схема фазового детектора; на Фиг.2 " диаграмма напряжений.Фазовый детектор содержит первыйцифро-аналоговый преобразователь1, первый счетчик 2, второй счет- Зочик 3, второй цифро-аналоговый преобразователь 4, логический элемент.ИЛИ 5, триггер б, первый элемент 7задержки, второй элемент 8 задержки,первый разрядный ключ 9, первый 35резистор 10, второй резистор 11, второй разрядный ключ 12, первый зарядный ключ 13, первый запоминающий конденсатор 14, второй запоминающийконденсатор 15, второй зарядный ключ 4016, первый буферный каскад 17, второйбуферный каскад 18, нычитающийблок 19,Фазовый детектор работает следующим образом, 45За исходное состояние принимается момент времени, когда на входныхшинах отсутствуют сигналы опорнойи измеряемой частоты, счетчики 2 и 3,цифро-аналоговые преобразователи 1и 4, триггер б находятся в нулевыхсостояниях, зарядные ключи 13 и 16открыты, а разрядные ключи 9 и 12закрыты, запоминающие конденсаторызаряжены до уровней остаточных напряжений на выходах цифро-аналоговых преобразователей.На вход первого счетчика 2 поступает опорный входной сигнал, а навход второго счетчика 3 - отличающийся по фазе от опорного измеряемый 6 Осигнал. При поступлении входных сигналов счетчики 2 и 3 изменяют своисостояния на первых выходах, в результате чего на выходах цифро-аналоговых преобразователей 1 и 4 из меняются выходные напряжения, которые поступают на входы вычитающего блока 19 и запоминаются на запоминающих конденсаторах 14 и 15 чеоез открытые зарядные ключи 13 и 16 фиг.2), При переполнении одного из счетчиков 2 или 3 сигнал переполнения с второго выхода счетчиков проходит через логический элемент ИЛИ 5 на второй вход триггера б и переключает его в единичное состояние, в результате чего зарядные ключи 13 и 16 закры- ваютсЪ уровнями логического нуля с . инверсного выхода триггера - заряд конденсаторов 15 и 14 прекращается. Через буферные каскады 17 и 18 напряжение с запоминающих конденсаторов продолжает поступать на входы вычитающего устройства, оставаясь неизменным, даже когда счетчики 2 и 3 после переполнения перейдут в нулевые состояния, Через время равное времени задержки первого элемента 7 задержки уровнем логической единицы с прямого выхода триггера б открываются разрядные ключи 9 и 12 - начинается сравнительно медленный разряд запоминающих конденсаторов 14 и 15 через резисторы 10 и 11. Напряжения на выходах буферных каскадов, а следовательно, и на входах вычитаю- щего блока 19, начинают уменьшаться фиг.2) до тех пор, пока они не становятся равными напряжениям на выхо" дах цифро-аналоговых преобразователей 1 и 4 на входы которых поступают нарастающие коды счетчиков 2 и 3, переключаемых входными сигналами фиг.2)Через время, ранное времени задержки второго элемента 8 задержки, сигналом с его выхода триггер б устанавливается в нулевое состояние - зарядные ключи 13 и 1 б.открываются, а разрядные ключи 9 и 12 закрываются. Снова начнется заряд запоминающих конденсаторов, после чего цикл работы Фазового детектора повторяетСЯТакимобразом, осуществляется плавный переход от максимума напряжений на выходах цифро-аналоговых преобразователей при переполнениях счетчиков до минимума при переходе ими нулевые состояния, На фиг.2 показано, что эа время цикла 20 изменение напряжений происходит по трапециевидной форме н верхней части диаграммы, где производится хранение 21, плавный переход 22 от максимума к нимимуму, и треугольной форме - участок 22 и 23, причем изменение напряжений от спада к подъему производится не переключением, что всегда сопровождается ныбросами и, вследствие этого, потерей информации о фазе сигналов, а заменой одних напряжений (убывающих на запоминающих емкостях) другими возрастающих на выходахцифро-аналоговых преобразователей). Такая форма сравниваемых напряжений позволяет значительно уменьшить амплитуду выбросов напряжений и время установления переходных процессов, особенно при окончании циклов счетчиками.Формула изобретенияФазовый детектор, содержащий два счетчика, два цифро-аналоговых преобразователя, триггер и вычитающий блок, входы которого соединены с выходами первого и второго цифро-аналоговых преобразователей, входы которых соединены с первыми выходами счетчиков, а входы последних соединены соответственно с клеммами опорного и измеряемого сигналов, о т л и - ч а ю щ и й с я тем, что, с целью повышения помехозащищенности, в него введены логический элемент ИЛИ, два элемента задержки, два зарядных и два разрядных ключа, два резистора, два запоминающих конденсатора и два буферных каскада, причем выход первого буферного каскада соединен с первым входом первого зарядного ключа и первым входом вычитающего блока, а вход - с выходом первого зарядного и первым входом первого разрядного ключей и с одним из выводов первого запоминающего конденсатора, другой вывод которого соединес общей шиной, выход второго буферного каскада соединен с первым входом второго зарядного ключа и вторымвходом вычитающего блока, а вход -с выходом второго зарядного и первымвходом второго разрядного ключейи с одним из выводов второго запоминающего конденсатора, другой выводкоторого соединен с общей шиной, приэтом выходы первого и второго разрядных ключей соединены с общей шинойчеоез первый и второй резисторы соответственно, вторые входы зарядныхключей - с первым выходом триггера,а вторые входы разрядных ключей -с выходом первого и входом второгоэлемента задержки, выход. которого соединен с первым входом триггера, вто-рой выход которого соединен с входомпервого элемента задержки, а второйвход с выходом логического элементаИЛИ, входы которого соединены с вторыми выходами первого и второго счетчиков,Источники информации,принятые во внимание при экспертизе1. Заявка Японии Р 53-5107,кл. 11 ОН 2, 1978.2. Заявка Японии Р 53-7270,кл. 11 ОН 2, 1978,949797Фиг, Г НИППОН Заказ 5768/46 Тираж 959 Подписи илиал ППП "Патент", г.Ужгород,ул.Проектная,