Устройство для управления переключением скользящего резерва

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик в 11947864(61) Дополнительное к авт, саид-вуМ 545985 (22) Заявлено 19.1280 (21) 3220809/18-24 с присоединением заявки Нов(23) Приоритет 1 М. Кл.с 06 Г 11/20 Н 05 К 10/00 Государстаеиный комитет СССР оо делай иаобретеиий и открытий(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПЕРЕКЛЮЧЕНИЕМСКОЛЬЗЯЩЕГО РЕЗЕРВА Изобретение относится к автоматикеи вычислительной технике и может бытьиспользовано для автоматическогоскользящего резервирования функционально законченных узлов, блоков,элементов радиоэлектронной аппаратуры, трактов и каналов связи различного назначения.По основному авт. св. Р 545985известно устройство для управленияпереключением скользящего резерва,содержащее коммутатор и матрицу элементов И-НЕ с числом столбцов, равнымчислу основных блоков и с числомстрок, равным числу резервных блоков, выходы элементов контроля каждого )-го основного блока через инверторы соединены с первыми входамиэлементов И-НЕ соответствующего 1-гостолбца матрицы, а выходы элементовконтроля каждого -го резервногоблока соединены со вторыми входамиэлементов И-НЕ соответствуищей )-йстроки матрицы, выход каждого элемента И-НЕ матрицы соединен с соответствующим входом коммутатора и совходами всех элементов И-НЕ -й строки и 1-го столбца матрицы 11,Недостатком известного устройстваявляется то, что оно не способно вляличать основные блоки по степениих важности в обеспечении работоспособности системы и производить резервирование блоков в определенной очередности в соответствии с их важностью. В результате надежность работы резервированных систем снижается.Цель изобретения - повышение надежности работы устройства, в частности за счет обеспечения освобождения одного резервного блока, заместившего наименее приоритетный основной блок.Поставленная цель достигается 15 тем, что в устройство для управленияпереключением скользящего резервавведены по числу элементов контроляприоритетных основных блоков элементы задержки, И, ИЛИ и вторые эле менты И-НЕ, причем выход каждогопервого элемента И-НЕ )-го столбцаматрицы соединен с входами соответствующего элемента И, последний входкаждого элемента И соединен с выхо дом элемента контроля основного блока того же приоритета через соответствующий инвертор, вход каждого элемента ИЛИ соединен с выходом соответствующего элемента И, а дополни тельные входы каждого последующегоэлемента ИЛИ соединены со всеми входами каждого предыдущего элемента ИЛИ, выход каждого элемента ИЛИ соединен с первым входом соответствующего второго элемента И-НЕ и с входом соответствующего элемента задержки, выход которого соединен с вторымвходом второго элемента И-НЕ, а выход каждого второго элемента И-НЕ соединен с входами первых элементов И-НЕсоответствующего столбца матрицы. 1 ОКроме того, элементы задержки выполнены в виде линий задержки с разным временегл задержки. Врегля задержки определяется длиной линий задержки. 15На чертеже представлена блок-схема предлагаемого устройства.Устройство содержит коммутатор 1, элементы 2-5 контроля основных бло-, ков,элементы 6-8 контроля резервных блоков, инверторы 9, матрицу первых элементов И-НЕ 10 с числом столбцов, равным числу основных блоков, и числом строк, равным числу резервных блоков, элементы И 11, ИЛИ 12 и вторые элементы И-НЕ 13 по числу элементов контроля основных приоритетных блоков, линии 14-16 задержки с различным временем задержки. Выход каждого элемента 2-5 контроля основного блока через соответствующий инвер-тор 9 соединен с входами первых элементов И-ЧЕ 10 соответствующегостолбца матрицы, а выход каждого эле 65 мента 6-8 контроля резервного блокасоединен с входами первых элементовИ-НЕ 10 соответствующей строки матрицы. Выход каждого из первых элементов И-НЕ 10 матрицы соединен ссоответствующим входом коммутатора 1и с входами всех первых элементовИ-НЕ 10 строки и столбца матрицы,на пересечении которых он включен.Выход каждого первого элемента И-НЕ10 )-го столбца матрицы соединен свходами соответствующего элементаИ 11, последний вход которого соединен с соответствующим инвертором 9.Вход каждого элемента ИЛИ 12 соединен с выходом соответствующего элемента И 11, а дополнительные входыкаждого нижестоящего элемента ИЛИ 12соединены со всеми входами каждоговышестоящего элемента ИЛИ 12. Выходкаждого элемента ИЛИ 12 соединен спервым входом соответствующего второго элемента И-НЕ 13 и со входомсоответствующей линии 14-16 задержки. Выход каждой линии 14-16 задержки соединен с вторым входом соответствующего второго элемента И-НЕ 13.Выход каждого второго элемента И-НЕ13 соединен с входами первых элементов И-НЕ 10 соответствующегс столбца матрицы. Элементы 2-5 контроляосновных блоков контролируют состояние основных блоков; Элементы 6-8 40 45 50 55 60 контроля резервных блоков контролируют состояние резервных блоков,Устройство работает следующим образом.При исправности всех основных и резервных блоков на входах первых элементов И-НЕ 10 матрицы и вторых элементов И-НЕ 13 присутствуют сигналы логической "1". На выходах всех элементов И 11, ИЛИ 12 и линий 14-16 задержки присутствуют сигналы логиче кого "0".От элементов 6-.8 контроля резервных блоков на входы первых элементов И-НЕ 10 матрицы поступают сигналы логической "1" (исправен), От элементов 2-5 контроля основных блоков сигналы исправности "1" инверторами 9 преобразуются в "0" и поступают на входы первых элементов И-НЕ 10 матрицы и элементов И 11. У каждого из первых элементов И-ИЕ 10 матрицы и элементов И 11 в этом случае на всех входах, кроме одного, связанного с инверторами 9, присутствуют сигналы логической "1".Отказ какого-либо из основных блоков сопровождается появлением на выходе соответствующего элемента 2-5 контроля основного блока сигнала "Авария" - "0", инвертируемого в "1" и поступающего на входы первых элементов И-НЕ 10 и элемента И 11 соответствующего столбца матрицы, при этом оказывается, что все входы всех первых элементов И-НЕ 10 и элемента И 11 указанного столбца матрицы имеют потенциалы логической "1", первые элементы И-НЕ 10 матрицы стремятся сработать, по цепи взаимных запретов (выход каждого .первого элемента И-НЕ 10 матрицы связан со входами всех первых элементов И-НЕ 10 матрицы, стоящих в одном с ним стобце, и с соответствующим входом элемента И 11) допускают возможность срабатывания только одного первого элемента И-НЕ 10 матрицы. Элемент, который срабаты. вает, определяется случайными параметрами: чувствительностью элементов, помехами в цепях, амплитудамисигналов и т,д.После срабатывания одного из первых элементов И-НЕ 10 матрицы устанавливается состояние, при котором на его выходе присутствует сигнал логического "0", а на выходах первых элементов И-НЕ 10 матрицы, стоящих со сработавшим в одной строке и одном столбце - потенциал логической "1", Кроме того, при срабатывании одного из первых элементов И-НЕ 10 матрицы на входе соответствующего элемента И 11 появится потенциал логического "0". Такигл образом, на выходе элемента И 11 сформируется короткий импульс длительность которого определяется ,временем срабатывания первого элемента И-НЕ 10 матрицы. Этот короткийимпульс к статическому изменениюсостояния устройства не приводит,так как не способен пройти на выходвторого элемента И-НЕ 13 из-за того,что время .задержки любой из линий 514-16 задержки больше его длительности.При появлении потенциала логического "0" на выходе гервого элемента И-ИЕ 10 матрицы срабатывает ис Ополнительное устройство коммутатора 1, переключающее внешние цепи отказавшего основного блока не соответствующий резервный блок. В этом состоянии при отказе еще какого-либо изосновных блоков гроисходит автоматическое замещение его резервным,аналогичным образом, за исключениемтого, что резервный блок, уже работающий вместо отказавшего основного,для замещения другого основного блока использован быть не может. Достигнуто это тем, что выход каждогоиз первых элементов И-НЕ 10 матрицысвязан со входами всех первых элементов И-НЕ 10 матрицы, стоящих с рассматриваемым в одной строке. Потенциал логического "0" с выхода сра.ботавшего первого элемента И-НЕ 10матрицы поступает на все первыеэлементы И-НЕ 10 матрицы той же строки, запрещая их срабатывание.Аналогично устройство работаетпри отказе третьего, четвертого ит.д. основных блоков, вплоть до использования всех исправных резерв- З 5ных блоков. Неисправные резервныеблоки устройством в работу не включаются, так как сигнал логического"0" (неисправен) от элемента контроля неисправного резервного блока 40запрещает срабатывание первых элементов И-НЕ 10 соответствующей строки матрицы,В состоянии, когда все исправныерезервные блоки использованы, отказ 45основного блока, имеющего более высокий приоритет го отношению к последующим основным блокам, из-за присутствия нулевых потенциалов на выходахпервых элементов И-НЕ 10 во всех стро ках матрицы не приводит к срабатыванию первых элементов И-НЕ 10 данногостолбца матрицы и, соответственнозамещению указанного основного блокарезервным. Но при этом на вход элемента И 11 подается потенциал логической "1", Сигнал логической "1"с выхода этого элемента И 11 поступает на входы элементов ИЛИ 12 всехменее приоритетных основных блоков.На выходах этих элементов ИЛИ 12 появляются потенциалы логической "1",которые поступают на первые входывторых . элементов И-НЕ 13 и черезлинии 14-16 задержки на вторые входывторых элементов И-НЕ 13. Время за держки линий 14-16 задержки определяет степень приоритетности основных блоков. Основной блок, связанный с линией задержки с наименьшим временем задержки, является наименее приоритетным.Предположим, что в рассматриваемом конкретном примере наименьший приоритет ииеет основной блок с элементом 5 контроля основного блока, Входы первых элементов И-НЕ 10 соответствующего ему столбца матрицы соединены с линией 16 задержки через второй элемент И-НЕ 13. Потенциал логической "1" на второй вход второго элемента И-НЕ 13 поступит раньше всего с выхода линии 16 задержки. На выходе второго элемента И-НЕ 13 появится сигнал логического "0", которнй, гоступая на входы первых элементов И-НЕ 10 данного столбца матрицы, освободит резервный блок, занятый замещением малоприоритетного основного блока.Если резервный блок не включен в работу данным столбцом матрицы, то через время, определяемое временем задержки линии 15 задержки, запреще. ние поступает в следующий столбец матрицы и так далее до освобождения одного из резервных блоков, замещаю- щего наименее приоритетный неисправный основной блок. Если резервный блок не освобожден, то запрет на включение резерва останется в столбцах матрицы всех менее приоритетных основных блоков. Восстановление неисправного резервного блока или освобождение резервного блока от замещения более приоритетного основного блока приводит к замещению этим резервным блоком неисправного основного блока, появлению на выходе элемента И 11 сигнала логического "0" и снятию запретов на включение резерва в стобцах матрицы менее приоритетных основных блоков. Отказ резервного блока, происходящий в состоянии, когда он находится в резерве, вызывает изменения выходных потенциалов первых элементов И-НЕ 10 матрицы. Если же отказ ре-, зервного блока происходит в состоянии, когда он замещает какой-либо неисправный основной блок, то появляющийся на выходе элемента контроля резервного блока сигнал "Оф, запрещая срабатывание первых элементов И-НЕ 10 соответствующей строки матрицы, приводит к срабатыванию одного иэ первых элементов И-НЕ 10 строки матрицы лю- богО другого исправного блока. Если же исправных резервных блоков нет, то на выходе соответствующего элемента И 11 в виде потенциала "1" формируется запрет, поступающий на .элементы ИЛИ 12 всех менее приоритетных основнЫх блоков, далее процесс947864 Формула изобретения 10 Заказ 5653/731 Подписное проходит описанным выше образом, приводя к замещению основного блока или к установлению запрета на включение резерва.Применение изобретения позволяет повысить его надежность, поскольку 5 резервирование происходит в очередности, соответствующей важности основных блоков. 1. Устройство для управления переключением скользящего резерва по авт. св. Р 545985, о г л и ч а ю - щ е е с я тем, что, с целью повышения надежности работы устройства, в не го введены по числу элементов контроля приоритетных основных блоков элементы задержки, И, ИЛИ и вторые элементы И-НЕ, причем выход каждого первого элемента И-НЕ -го столбца матрицы соединен с входами соответствующего элемента И, последний вход каждого элемента И соединен с выходом элемента контроля основного блока того же приоритета через соответствующий инвертор, вход каждогоэлемента ИЛИ соединен с выходом соответствующего элемента И, а дополнительные входы каждого последующего элемента ИЛИ соединены с всемивходами каждого предыдущего элемента ИЛИ, выход каждого элемента ИЛИсоединен с первым входом соответствующего второго элемента И-НЕ и свходом соответствующего элементазадержки, выход которого соединен свторым входом второго. элемента И-НЕ,а выход каждого второго элементаИ-НЕ соединен с входами первых элементов И-НЕ соответствующего столбца матрицы.2. Устройство по п.1, о т л ич а ю щ е е с я тем, что элементызадержки выполнены в виде линий.задержки с разным временем задержки.Источники информации,1принятые во внимание при экспертизе1. Авторское свидетельство СССРР 545985, кл. 6 06 Г 11/20, 1974 (прототип).