Устройство для обучения

) УСТРОЙСТВ ЕНИЯ Я ресного бпока,рым входом число диого Изобретение относится к обпасти автоматики и вычислительной техники, в частности к обучающим устройствам, и может быть использовано при изучении запоминающих устройств вычислитель 5 ной техники.Известно устройство, содержащее блок памяти, состоящий иэ элементов памяти, адресный и числовой блоки и позволяющее изменять состояние элементов памяти и производить индикацию этих состояний 1 .Известно также устройство, содержа щее бпок памяти, состоящий из элементов паьщти, адресный и числовой бпокн, и позволя к 1 цее исследовать физические процессы в блоке памяти при записи и считывании информации 2 .Наиболее бпиэким к предпагаемому является устройство, содержащее бпок памяти, состоящий из элементов памяти 20- с двумя адресными входами, разрядным входом и выходом каждый, адресный блок, числовой блок и блок программного управления, первый выход которого соединен со входом адвторой выход- со втового блока 3 .Недостатком этого устройства является применение в бпоке памяти неперестранваемых элементов памятя, тесно связанных между собой, а также наличие жестких связей между бпоками памяти и адоесным и числовым блокамн,что позволяет моделировать структуру запоминающего устройства толью о типа на элементах памяти одной физической природы и исключает возможность изменения конфигурации блока памяти (количества ячеек памяти и их разрядность), цри этом синтез бпока памяти невозможен.Цель изобретения - расширение аи дакти ческик возможностей устройства, а также по вышение эффективности обучения за счет придания устройству способности изменения структуры.Указанная цель достигается тем, что в устройство, содержащее бпок памяти, 942119формирователь управлякзцих импульсов, первый выход которого соединен с входом формирователя адресов, а второй выход - с первым входом формирователя кодов числа, введены последовательно % включенные блок изменения структуры изучаемого обьекта и коммутатор, распределитель кодов и блок элементов И-ИЛИ, выход которого соединен с вторым входом формирователя кодов числа, пер е вый вход - с выходом блока памяти, а второй вход - с вторым входом блока изменения структуры изучаемого объекта, третий выход которого подключен к первому входу блока памяти, а вход - к И третьему выходу формирователя управляющих импульсов, первый вход распредслителя кодов соединен с выходом формирователя кодов числа, второй вход - с четвертым выходом блока изменения 20 структуры изучаемого обьекта, а выходс вторым входом блока памяти, третий вход которого через коммутатор подключен к выходу формирователя адресов,Причем блок изменения структуры 25 изучаемого объекта содержит последовательно включенные формирователь кода структуры и распределитель импульсов, выходы и йсод которого являются соответственно выходами и входом блока. ЗаНа фиг. 1 показана структурная схема предлагаемого устройства; на фиг. 2- принципиальная схема запоминающего элемента блока памяти.Устройство содержит формирователь 1 адресов, блок 2 памяти, состоящий из запоминающих элементов З,формирователь, 4 кодов числа, формирователь 5 управляющих импульсов, коммутатор 6, распределитель 7 кодов, блок 8 элементов ИИЛИ, блок 9 изменения структуры изучаемого объекта, состоящий, например, из формирователя 10 кода структуры и распределителя 11 импульсов, Адресные, разрядные входы и разрядные выходы каждого элемента 3 подключены к шинам 12- 14 соответственно, формирователь 5 предназначен для управления формированием и выдачей адресов и чисел, формирования последовательности сигналов управления блоками устройства, зависящей от структуры моделируемого запоминающего устройства.Элемент 3 выполнен 1(фиг, 2) наоснове известного триггера 15 со сложной входной логикой, имекщего два 8-,М связанных по И, один Й,-входы, синхронизируемые по С 1,;9-вход, синхронизируемый по С 2, и содержит первый двухвходовой элемент И 16 входы которого подключены к шине 12 и являютсяадресными входами элемента 3, а выходсоединен с у- и С 1-входами триггера15, второй двухвходовой элемент И 1 7,первый вход которого соединен с выходами триггера 15, второй вход - с выходом первого элемента И, выход подключен к шине 14 элемента 3. Шина 13разрядного элемента подключена к )- ипервому 9 -входам триггера 15. Второй5-, К- и С 2-входы триггера 15 образуют управляющий вход элемента 3 иподключены к шинам 18-20 соответственно, соединенным со вторым выходомблока 9. При синтезе блока памяти запоминающего устройства типа 39 адресные шиныХ блока 2 формируются путем коммутациимежду собой одного из адресных входов12 нескольких элементов 3, а адресныешины У - путем коммутации между собойдругих входов 12, Образованные шиныХ и У подключаются коммутатором 6к формирователю 1. При синтезе блокапамяти запоминающего устройства типа23 формируются адресные шины толькопо одной иэ координат.Разрядные входные и выходные шиныблока 2 памяти формируются путем коммутации шин 13 и 14 соответственнотребуемых элементов 3,Распределитель 7 и блок 8 в соответствии с заданным типом структурыббеспечивают требуемые подключенияразрядных входов и выходов каждогоэлемента 3 к выходу и первому входуформирователя 4 соответственно.К оммутатор 6, распределитель 7 и блок 8 управляются сигналами распределителя 11,который, в свою очередь, управляетсяформирователем 10.При этом конфигурация (количествоячеек памяти и их разрядность) синтеэируемого блока памяти ограничиваетсясоотношениемй СМ И 1где Ю- количество ячеек памяти,- разрядность ячеек памяти;Й - общее количество элементов 3.При заданном Ч величина и ограничена количеством выходов адресного блокаи зависит от структуры синтеэируемогозапоминающего устройства, а величинаограничена количеством вторых входовчислового блока.Предлагаемая схема элементов 3 позволяет моделировать блоки памяти запо5 9421минакзцих устройств, собранные на элементах с разрушением информации присчитывании, например, ферритовых сердечниках с прямоугольной петлей гистерезиса, и элементах, информация которыхпри считывании не разрушается, например,на тонких магнитных пленках. Для этогоизменение режима работы элементов накопителя производится блоком иаиененияструктуры изучаемогообъекта. еВ режиме Считывание с разрушением" после записи информации из некоторой ячейки блока памяти в числовойблок триггеры этой ячейки обнуляютсяпо шине 19. В этом режиме запись М(восстановление) информации в ячейкупамяти производится по шине 13 элементов 3 с использованием их Я -входов, дпя чего управлякаций сигнал распределителя 11 подается по шине 18 26на вторые 6-входы всех триггеров 15,Использование 5-входа дпя записи информации в этом резче определяетсянеобходимостью моделирования этихзапоминающих элементов, принципы работы которых позволяют производитьв них зались только кода единицы.В режиме "Считывание без разрушения" управляющий сигнал распределителя 11 подается не по шине 18, а по ши- зйне 20, обеспечивая запись новой информации без стирания старой путем использования при этом у-входа триггера 15.Устройство состоит иэ лицевой панели и электрической схемы. На лицевойЛпанели изображена структурная схемаустройства и размещены все гнезда,органы управления устройством и элементы индикации,Устройство работает следующим обра- йзом.В соответствии с вариантом заданияобучаемый устанавливает на датчикахформирователя 10 условные номератипа структуры, способа функционирования запоминающих элементов и варианта юнфигурации блока памяти. В соответствии с этими номерами распределитель 11 выдает определенные комбинации сигналов на коммутатор 6, распределитель 7 и блок 8, которые обеспечивают заданные коммутации входови выходов запоминакщих цементов 3.В формирователе 5 обучаемый формируеттребуемую последовательность сигналов и, изменяя адреса и числа, произвэЯдит запись информации в блок 2 памятии последующее ее считывание. Контрольправильности действий обучаемого произ 19 6водится путем сравнения записываемой и считанной информации.Предлагаемое устройство с расширенными Функциональными возможностями позволяет моделировать структуры эапоминакзцих устройств типов 29 и 39, выполненных на запоминаквцих с разрушением информации при считывании и беэ .ее разрушения, синтезировать баок памяти ,для этих структур различной юнфигурации, что, увеличивая количество вариантов заданий, способствует индивидуализации обучения и повышению его эффективности.формула изобретения1. Устройство дпя обучения, содержащее бпок памяти, формирователь управляющих импульсов, первый выход которогосоединен с входом формирователя адресов, а второй выход - с первым входомформирователя кодов числа, о т л и ч аю щ е е с я тем, что, с целью расширения дидактических воэможностей устройства, оно содержит последовательно включенные блок изменения структуры изучаемого объекта и юммутатор, распределитель кодов и блок элементов И-ИЛИ,выход которого соединен с вторым входомформирователя кодов числа, первый входс выходом бeока памяти, а второй входс вторым выходом блока изменения структуры изучаемого объекта, третий выходкоторого подключен к первому входу блока памяти, а вход - к третьему выходуформирователя управляющих импульсов,первый вход распределителя юдов соединен с выходом формирователя ходовчисла, второй вход - с четвертым выходом блока изменения структуры изучаемого обьекта, а выход - с вторым входомблока памяти, третий вход которого через коммутатор подключен к выходу фор мирователя адресов,2, Устройство по п.1, о т л и ч а ющ е е с я тем, что блок изменения струк.туры изучаемого объекта содержит последовательно включенные формирователь кода структуры и распределитель импульсов,выход и вход которого являются соответственно выходами и входом блока,Источники информациипринятые во внимание при экспертизе1, Патент Великобритании8Э. Цифровые вычислительные машины.од ред. Соловьева Г, И. М., Атомиэдат,9,77, с. 213-220 (прототип). фЪрВНИИПИ Заказ 4849/44Тираж 472 Подписное филиал ППП ,Ужгород,ул. тент,ктная,4 7 942110 Ленинградского политехнического института имени Калинина, 1971, с, 105 ь. П 118, 1