Интегратор

(и)928369 Союз СоветскмкСоцмдлмстмческмкРесйублни ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСНОМУ СВИДЕТЕЛЬСТВУ(23)приоритет ио делам изобретеиий и открытий(72) Авторы изобретения В. Н. Броцовский, В. С. Вилков, Д. М. Морозов и В. С. Толмачев 7 ) Заявитель(54) ИНТЕГРАТ Изобретение относится к аналоговой вычислительной технике и может быть использовано при аналоговых вычислительных устройствах и системах автоматического управления.5Известны интеграторы, содержащие интегрирующие блоки, выполненные на усилителях постоянного тока с конденсатором в цепи обратной связи, ключи со схемами управления, масштабные резис 1 О торы, блок управления, выходы которого соединены с управляющими входами ключей ГЦи Г 23Наиболее близким по технической сущности к прецлагаемому является интегра-15 тор, содержащий дифференциальные усилители с интегрирующими конденсаторами в цепи обратной связи, запоминающие блоки, ключи, управляющие входы которых подключены к блоку управления 3.Недостатками известных интеграторов являются неполная компенсация как начального вхоцного тока (а также его температурного и временного дрейфа) интегрирующих усилителей так и начального напряжения смещения и его температурного и временного дрейфа. Кроме т го, цополнительная погрешность появляется из-за неравенства величин интегртт рующих конценсаторов, а также иэ-за поюления на обклацках интегрирующих кон денсаторов напряжения, вызванного эффектом ацсорбции после замыкания обклацок конденсаторов на каждом такте работы устройства.Цель изобретения - повышение точно сти интетирования.Поставленная цель достигается тем, что в интегратор, содержащий цва цифференциальных усилителя, инвертирукаций вхоц каждого из которйх через последовательно соединенные соответствующие масштабный резистор и ключ первой нары ключей соединен со вхоцом интегратора и через соответствующий ключ второй пары ключей с одной из обклацок интегрирующего конденсатора, другая обкладка которого, являющаяся выхоцом ин9усилителя 3 интегрирующего блока замкнут на шину нулевого потенциала, а вцепи его обратной связи включен запоминающий блок 4, в котором конаенсаторзаряжается до напряжения, пропорционального входному току усилителя 3. Выбором резисторов в запоминающем блоке 4 стараются получить возможно большое напряжение на запоминающем конденсаторе блока, чтобы величиной нескомпенсироввнного в этот момент начаЛьного смешения усилителя 3 можно было пренебречь и считать, что величина запоминаемого напряжения, пропорциональна вхоаному току В течение времени 1- 1 ключ 7разомкнут, замыкаются ключи 8, 10, 12,Инвертирующий вход усилителя 3 через входной масштабный резистор 2 поаключается .к шине нулевого потенциала, а в цепь обратной связи усилителя 3 включается второй запоминающий блок 5. Поскольку с помощью блока 4 компенсирован входной ток усилителя 3 по инвертирующему входу напряжение на запоминающем конденсаторе блока 6 пропорционально напряжению смещения. Выбором резисторов в блоке 5 стараются получить возможно большое напряжение на запоминающем конденсаторе блока 5, чтобы по сравнению с его величиной можно было бы пренебречь начальным смещением масштабного усилителя 6. С помощью резисторного целителя напряжения на выходе усилителя 6 привоцится в соответствие величина запоминаемого напряжения в блоке 5 напряжению смещения усилителя 3, которое в рабочий такт (11- 14) подается аля компенсации напряжения смещения нв инвертирующий вхоц усилителя 3 с обратным знаком, Желательно этот резисторный аелитель напряжения выполнить на возможно низкоомных резисторах. Это снижает ао минимума нескомпенсироввнную помеху от протекания по нему вхоцного тока усилителя 3 по неинвертирующему входу.В течение 11-14 скомпенсированный усилитель 3 подключается к интегрирующему конаенсатору 1 и через входной масштабный резистор 2 - ко входу устройства, а усилитель (3) аналогично проходит ава этапа компенсации. После чего циклы работы устройства повторяются.Технико-экономический эффект от применения предлагаемого интегратора заключается в повышении точности интегрирования. 3 92836тегратора, через соответствующий ключтретьей пары ключей подключена к выхоау соответствующего дифференциальногоусилителя и через соответствующий ключчетвертой пары ключей - к выходам двух5запоминающих блоков, выходы которыхсоединены с инвертируюшим вхоаом соот. ветствующего дифференциального усилителя,а инвертирующий вход каждого дифференциального усилителя через соответствующий ключ пятой пары ключей соединен с шиной нулевого потенциала, ввецены два масштабных усилителя, цва дополнительных запоминающих блока и клкчи, причем вход каждого дополнительногоуси, ляусилителя.запоминающего блока через соответствуюший ключ шестой пары ключей соединенс выходом соответствующего дифференци.ального усилителя, выход каждого дополнительного запоминающего блока черезсоответствующий ключ седьмой пары клю 20чей соединен с инвертируюшим входомэтого же дифференциального усилителя ичерез соответствующий ключ восьмой пары ключей - с входом соответствующегомасштабного усилителя, выход которогочерез соответствующий ключ девятой пары ключей поцключен к неинвертирующему входу дифференциального усилителя, аобщий вывод ключа первой пары ключей исоответствующего масштабного резисторачерез соответствующий ключ аесятой пары ключей связан с шиной нулевого потенциала.На фиг. 1 приведена схема интегратора;"на фиг. 2 - блок управления ключами; З 5нв фиг. 3 - временная диаграмма замк-нутого состояния ключей.Устройство содержит интегрирующийконаенсатор 1 и ава идентичных интег 40рирующих блока, каждый из которых включает масштабный резистор 2 (2 ), дифференциальный усилитель 3 (3), ава запоминающих блока 4 (4 ) и 5 (5), авамасштабных. усилителя 6 (6) с резисторным делителем напряжения на выходе45и пары ключей 7 (7 ), 8 (8), 9(9),10 (10), 11 (11), 12 (12), 135 928369В предлагаемом устройстве осуществлена практически, полная компенсация входного тока и напряжения смещения интегрирующих усилителей, а также их временных и температурных дрейфов. 5 Ф ормула изобретения Интегратор, содержащий два цифферен. циальных усилителя, инвертируюший вход каждого из которых через последователь но соединенные соответствующие масштабный резистор и ключ первой пары ключей соединен с вхоцом интегратора и через соответствующий ключ второй пары ключей с одной из обкладок интегрирующего конденсатора, другая обкладка которого, юляюшаяся выходом интегратора, через соответствующий ключ третьей пары ключей 20 подключена к выходу соответствующего дифференциального усилителя, и через со. ответствующий ключ четвертой пары клю-чей к входам двух запоминающих блоков, выходы которых соединены с инвертируюшим вхоцом соответствующего дифференциального усилителя, а инвертируюший вход каждого дифференциального усилилителя через соответетвуюший ключ пятой пары ключей соединен с шиной нулевого 30 потенциала, о т л и ч а ю ш и й с я тем, что, с целью повышения точности интегрирования, в него ввецены цва масштабных усилителя, два дополнительных запоминающих блока и ключи, причем вход каждого цополнительн ого запоминающего блока через соответствующий ключ шестой пары ключей соединен с выходом соответствующего дифференциального усилителя, выход каждого дополнительного заноминаюше го блока. через соответствующий ключ седьмой пары ключей соединен с инвертируюшим входом етого же дифференциального усилителя и через соответству ющий ключ восьмой пары ключей - с входом соответствующего масштабного усилите ля, выход которого через соответствующий ключ девятой пары ключей подключен к неинвЕртируюшему входу дифференциального усилителя, а общий вывод ключа первой пары ключей и соответствующего масштабного резистора через соответствукидий ключ десятой пары ключей связан с шиной нулевого потенциала1 Источники информации,принятые во внимание при зксперюиае 1. Авторское свидетельство ССОР193174, кл. 6 06 6 7/08, 1961. 2. Авторское свицетельство СССР686037, кл. Я 06 ( 7/18, 1979. 3. Авторское свидетельство СССР542200, кл. 6 067/18, 1975