Устройство для вычисления функций синуса и косинуса

ОП ИКАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскинСоциалистическинРеспублик 907546по делам нзабретеннН н открытнХ(7) Заявитель Новосибирский электротехнический институт(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУИКЦИЙ СИНУСА И КОСИНУСАИзобретение относится к цифровойвычислительной технике и может бытьиспользовано в вычислительных и информационно-измерительных устройствах и системах для вычисления илиформирования функций синуса и косинуса,Известно устройство, обеспечивающее кусочно-ступенчатую аппроксимацию воспроизводимой функции. Устройгоство характеризуется сравнительнопростой реализацией и высоким быстродействием1 ,Недостатком известного устройстваявляется очень низкая точность.г 5Наиболее близким по техническойсущности к предлагаемому являетсяустройство, содержащее входной регистр, разделенный на группу старшихи первую и вторую подгруппы младшихразрядов, три блока памяти, два блока умножения, сумматор и выходнойрегистр, при этом выходы группы старших разрядов входного регистра соеди" нены с адресными входами первого и второго блоков памяти, выходы первой подгруппы младших разрядов входного регистра соединены с адресными входами третьего блока памяти, информационные выходы которого подсоединены к первым входам второго блока умножения, вторые входы которого соединены с информационными выходами первого блока памяти, а выходы - со вторыми входами сумматора, первые входы которого подсоединены к выходам первого блока умножения, соединенного первыми входами с информационными выходами второго блока памяти, а вторыми - с выходами первой и второй подгруппы младших разрядов входного регистра, выходы сумматора соединены со входами выходного регистра устройства.В данном устройстве двоично-кодированный аргумент х представляется в аиде х = х +Ьх, где хо - содержимое группы старших, а Ьх - содержи 9075461 О мое группы младших разрядов. В свою очередь Ьх представляется в виде Х=ЬХ 4+Ьх , где дх 4 и йх - содержимое первой и второй подгрупп младших разрядов соответственно.В основу алгоритма работы устройства положены соотношения5 ПХ фф 5 ПХО С 05 Х +)51 пхд 51 пьх) (1 ) ,которые при некоторых достаточно малых значениях х могут быть заменены приближенными равенствами5 пх ю 5 пхс 056 х 1+ сэ 5 хО С 05 Х мС 05 ХС 05 АХ- 1 Х 5 ИХ 0, (2 ) Если обозначить и - общее число разрядов аргумента, К - число стар 20 ших разрядов, В- число разрядов в первой подгруппе младших разрядов, то методическая погрешность замены вь;ажений (1) на выражения (2) неК превышает значения (2 21 ф ) + 2 ),6 25 Варьируя значениями К и Р при заданном и можно вывести данную погрешность за пределы разрядной сетки. Так, например, при задании аргумента х, изменяющегося в пределах 0зо 1,0 рад., в качестве К и Р следует взять соответственно: для и = 8 К=3 и 1=1, дляп=12 К=)и- 2,дляг =16 К=5 и 0=3 и т.д. При вычислении функции 5 пх в первом и втором блоках памяти хранятся значения 5 их, и со 5 хо, а при вычислении со 5 х - значения со 5 х 0 и (-5 ихо) соответственно. В третьем блоке памяти в обоих случаях записываются значения со 5 Ь)Ч . Суммарный40 объем памяти равен 2 2 2 информационных слоев, содержащих не менее и разрядов 12.Недостатком данного устройства является его сложность, обусловлен 45 ная наличием трех блоков памяти и двух блоков умножения с большим числом многоразрядных информационных связей, Бсли для построения блоков умножения использовать традиционные многотактные схемотехнические решения на основе регистров сдвига и сумматоров, то помимо достаточно больших аппаратурных затрат это приводит к заметному снижению быстродействия устройства. В принципе вычисление может быть осуществлено и без существенных временных задержек, если в качестве блоков умножения использовать матричные или табличные умножители. Но такое решение даже при малых и требует очень больших аппаратурных затрат, которые при больших иувеличиваются в такой степени, чтотехническая реализация такого родаумножителей в настоящее время является практически нецелесообразной,Цель изобретения - упрощение конструкции устройства,Поставленная цель достигается тем,что устройство, содержащее два блокапамяти и сумматор, содержит первый,второй и третий счетчики, имеющиесоответственно и, К и и разрядов (иразрядность аргумента, )и - количествомладших разрядов, К - количество старших разрядов) и элемент задержки, причем счетный вход первого счетчикасоединен с входом устройства и входом суммирования сумматора, выход переполнения которого соединен с счетным входом третьего счетчика, выходпереполнения первого счетчика соединен с счетным входом второго счетчика, входами сброса в нулевое состояние сумматора и третьего счет.чика и входом элемента задержки, выход которого соединен с входом записи начального кода третьего счетчика, выходы второго счетчика соединены с адресными входами первого ивторого блоков памяти, выходы первого блока памяти подключены к соответствующим информационным входамсумматора, выходы второго блока памяти соединены с разрядными входамитретьего счетчика, выходы которогоявляются выходами устройства. На чертеже представлена структурная схема устройства,Устройство содержит счетчики1, 2 и 3, имеющие соответственнои 1, К и и разрядов, блоки 1 и 5 памяти, п-разрядный накапливающий сумматор б, элемент 7 задержки, вход 8и выходы 9,В основу алгоритма работы устройства положены следующие соображения.Гсли аргумент х, выраженный в радианах, представить в виде х=х +х, то, как это уже отмечалось, справедливы равенства ,1) и (1 ).При малых Ьхс 05 Дх1 (3) 5пЫ лДХ ( )5и равенства (1) и (1 ) могут быть записаны в виде51 ПХ 51 ПХ/ + СО 5 ХХ) (4)С 05 Х С 05 ХО 51 ПХО /Х (4 )Как показывает анализ, при коди ровании аргумента х в диапазоне 0 1,0 рад, и-разрядным кодом или в диапазоне 0 - в " (и+1)-разрядным кодом2абсолютная погрешность обеих приб/ лиженных равенств ,3) и (3 ) стано вится меньше 2 (и+"1, т.е. уходит за пределы разрядной сетки, при взятииИв качестве Ах в = - младших разрядов2аргумента. При этом для вычисления функци синуса и косинуса вместо соот ношений (1) и (1) могут быть использованы соотношения (4) и (4 ).Если результат вычислений также представляется и-разрядным кодом и при этом необходимо обеспечить результирующую погрешность, не превышающую погрешности дискретности, то ЗНаЧЕНИЯ 5/ПХ о И СО 5 Х , ИСПОЛЬЗУЕ- мые при вычислении, должны содержать не менее п разрядов. Эти значения 25 можно хранить в блоках памяти, управляемых по адресным входам кодом хо. Число разрядов К, отводимых для кодирования х , равно в " при работе в диапазоне 0-1,0 рад или ; - + 1) при зо работе в диапазоне 0 - в ", Информа 2ционная емкость каждого из блоков памяти составляет в общем случае 2и)а или 2и- раз ряднь/х слов соответстИ 2/венно.55Устройство работает следующим образом. 9075 Суммарный информационный объемблоков памяти устройства при вычислении функций синуса и косинуса вдиапазоне аргумента 0-1,0 рад. и разрядности и, равной 8, 12 и 16 составляет соответственно 256, 1536 и8192 бит,В предлагаемом устройстве, в отличие от.известного, за счет применения более простого алгоритма вычислений и использования числоимпульсной формы представления аргумента вместо трех блоков памяти содержатся только два и исключены два блока умножения двоично-кодированных чисел, Это существенно упрощает структуру устройства и сокращает аппаратурные затраты, а также позволяет осуществлять вычисление в темпе по" ступления входной информации. Последнее свойство открывает широкие воэможности применения предлагаемого устройства для преобразования в реальном времени число- и частотноимпульсной информации, имеющей широкое распространение в информационно- измерительной и вычислительной технике, а также позволяет испольэовать его для построения цифровых функциональных генераторов соответствующих функций. При вычислении Функции синуса в исходном положении все разряды счетчиков 1, 2 и 3 и накапливающего сумматора 6 устанавливаются в нулевое состояние. Счетчик 3 работает на сложение. При вычислении Функции косинуса все разряды счетчиков 1 и 2 и накапливающего сумматора б устанавливаются в нулевое, а все разряды счетчика 3 - в единичное состояние, Счетчик 3 работает на вычитание. При вычислении функции синуса в блоках 4 и 5 памяти хранятся значения со 5 х и 51 пх соответственно, а при вычисолении Функции косинуса - наоборот.Аргумент х в числоимпульсном коде подается на вход 8 устройства и да 55 лее на счетный вход счетчика 1 и тактирующий вход суммирования накапливающего сумматора 6. Последний нарастающим итогом суммирует коды, сни 46 6маемые с выходов блока 4 памяти. Сигналы переполнения сумматора 6 поступают на счетный вход счетчика 3. Прикаждом переполнении /и-разрядного счетчика 1, осуществляющего подсчет ьх,к содержимому К-разрядного счетчика 2,формирующего очередные значения х,добавляется единица, п-разрядные сумматор 6 и счетчик 3 сбрасываются в нулевое состояние, а через некотороевремя, зависящее от динамических характеристик счетчиков 2 и 3 и блока 5 памяти и определяемое элементом 7 задержки, в счетчик 3 заносится и-разрядный код очередного значения выходного слова блока 5 памяти,Тем самым в соответствии со структурой выражений (4) и (4 ) в счетчике 3Формируются и-разрядные значения 5/пхили со 5 х соответственно. Для перехода от вычисления функции синуса к вычислению Функции косинуса достаточно изменить исходное состояние и направление счета счетчика 3, а также поменять местами блоки 4 и 5 памяти,907546 Формула изобретения Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРй" 616633, кл. 0 06 Г 15/34, 1978.2. Авторское свидетельство СССР2 о В 622090, кл, С 06 Г 15/34, 1978(прототип),Составитель А. ЗоринТехред А.Бабинец рректор С. Шекм Редактор В. Данк Подписноеомитета СССРоткрытийая наб д 4/5 каз 592/58 ж 732 осударственногоам изобретений иква, Ж, Раушс Ти НИИПИ по д130 Ужгород, ул. Проектная,филиал ППП "Патен Устройство для вычисления функций синуса и косинуса, содержащее два блока памяти и сумматор, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит первый, второй и третий счетчики, имеющие соответственно щ, К и и разрядов (и - разрядность аргумента, 1 О щ - количество младших разрядов, К - количество старших разрядов) и элемент задержки, причем счетный вход первого счетчика соединен с входом устройства и входом суммирования сумматора, выход переполнения которого соединен с счетным входом третьего счетчика, выход переполнения первого счетчика соединен с счетным входом второго счетчика, входами сброса в нулевое состоявшие сумматора и третьего счетчика и входом элемента задержки, выход которого соединен с входом записи начального кодатретьего четчика, выходы второгосчетчика соединены с адресными входами первого и второго блоков памяти, выходы первого блока памяти подключены к соответствующим информационным входам сумматора, выходы второго блока памяти соединены с разрядными входами третьего счетчика,выходы которого являются выходамиустройства.