Устройство для сопряжения

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОИЗОМУ С ТВЛЬСТВУСоюз Советских Соцналнстнческнк Республик(22) Заявлено 220380 (21) 2889809/18-24 (5)М. Кл. с присоединением заявки йо(23) Приоритет С 06 Г 3/04 ГосударстаенямЯ комитет С,ССР яо делам нзобретениЯ я открытяЯ(54) УСТРОЙСТВО ДЗЩ СОПРЯЖЕНИЯ Изобретение относится к вычислительной технике и может быть использовано для сопряжения синхронного источника с асинхронным приемником,в частности для связи устройства циклического опроса датчиков с .Устройством вывода информации.Известно устройство для обмена информацией, содержащее буферный накопительный блок, дешифратор адреса, регистр числа, регистры текущих адресов и регистр начального адреса 13 .Недостатком этого устройства являются большие аппаратурные затраты из-за необходимости большого числа регистров текущих адресов, требующихся для осуществления произвольного порядка записи и выборки информации.Наиболее близким по технической сущности к предлагаемому является устройство для сопряжения, содержащее буферный запоминающий регистр, дешифратор, маркерный регистр, триггер, первый и второй элементы задержки, первый и второй вентили, элемент ИЛИ-НЕ, формирователь импульса Е 21.Недостаток известного устройства. состоит в ограниченных функциональных возможностях, что не позволяетосуществлять выборку информации поадресу из основного запоминающегоустройства (Зу).Цель изобретения - расширениефункциональных воэможностей за счетобеспечения возможности вывода информации по заданному адресу.Поставленная цель достигаетсятем, что в устройство, содержащеебуферный запоминающий блок, регистр,первый триггер, элемент задержки,элемент И, формирователь импульсаи дешифратор, причем информационные 1 вход и.выход буферного запоминающегоблока являются соответственно информационными входом и выходом устройства, введены синхронизатор, счет.чик, второй триггер, схема сравнения, 2 О сувеаатор по модулю два, элементИ-ИЛИ.и два элемента ИЛИ, причемпервый вход дешифратора соединен спервыми входами первого и второготриггеров, формирователя импульса,элемента Й и первым входом устройства, первый вход схемы сравнения соединен со вторык входом устройства,первый выход первого триггера подключен ко второму входу формировате- ЗО пя импульса, выход которого подключен50 55 60 65 к первому входу элемента И-ИЛИ ичерез элемент задержки к первомувходу первого элемента ИЛИ, выход которого соединен со вторым входом второго триггера, а второй вход - совторым входом схемы сравнения и выходом элемента И, второй вход которого подключен ко второму выходупервого триггера, второй вход которого соединен с выходом дешифратора и со вторым входом элемента И-ИЛИ,подключенного третьим входом к выходу схемы сравнения, третий вход схемысравнения соединен с первым выходомсинхронизатора, выход - с первым. входом регистра и первым управляющимнходом буферного запоминающего блока,второй выход синхронизатора подключен к четвертому входу элементаИ-ИЛИ, третий выход синхронизаторасоединен со вторым управляющим входом буферного запоминающего блока,выход элемента И-ИЛИ подключен кпервому входу счетчика, второй входкоторого подключен к выходу второгоэлемента ИЛИ, а выход - ко вторымвходам дешифратора и регистра и кпервому входу сумматора по модулюдва, выход которого подключен к адресному входу буферного запоминающего блока, второй вход сумматорапо модулю два соединен с третьимивходами второго триггера и дешифратора, первьм входом второго элемента ИЛИ и первым выходом регистра,второй выход которого подключен ковторому входу второго элемента ИЛИ,выход второго триггера является выходом устройства.На фиг. 1 представлена блок-схема предлагаемого устройства; нафиг, 2 - временная диаграмма,Устройство содержит первый 1 ивторой 2 триглзры, Формирователь 3импульса, элемент 4 задержки, элемент И 5, первый б и второй , элементы ИЛИ, схему 8 сравнения, элемент И-ИЛИ 9, счетчик 10, дешифратор11, сумматор 12 (по модулю 2), синхронизатор 13, регистр 14 и буферный запоминающий блок 15.Устройство работает следующим образом.Триггер 1 находится в состоянии"Оф. Потенциал запроса через элементИ 5 поступает на управляющий входсхемы сравнения 8. На первый входсхемы сравнения подан адрес зоны,информация из которой должна бытьвыведена, на второй - адрес зоны,информация иэ которой обрабатывается в данный момент. При равенствекодов на входах на выходе схемысравнения формируется потенциал, разрешающий запись "1" в первый разряд регистра 14 режим записи), деблокировку счетчика 10 через элементИЛИ 7, подачу импульсов смены адреса на счетчик 10 и импульсов запи 5 О 15 20 25 ЗО 35 40 си в . на вход буферного запоминающегоблока 15.Последний импульс смены адресапри выборке сбросит счетчик 10 в "0".При этом "1" продвинется во второйразряд регистра 14 (режим выдачиинформации), на входы сумматора 12подаются "1", на адресный вход буферного запоминающего блока 15 подается инверсный код счетчика, устанавливая на выходе устройства информацию, хранившуюся в последнейячейке считанной эоны, Триггер 2устанавливаетсяв "0", формируя навыходе строб сопровождения,При снятии сигнала запроса триггер1 устанавливается в "1" и самоблокируется, дальнейшие изменения потенциала на этом входе не вызовут изменения его состояния, Триггер 2 устанавливается в "1", снимая сигналстроба. Следукщий импульс запросапоступает на вход формирователя 3,импульс с выхода которого через элемент И-ИЛИ 9 поступает на вход счетчика 10, увеличивая адрес на "1"и через элемент 4 задержки и элементИЛИ б - на вход триггера 2, устанавливая строб.Каждый последующий сигнал запроса увеличивает код счетчика 10 наединицу, уменьшая на единицу адресбуферного запоминающего блока, и затем формирует строб. После снятияпоследнего импульса запроса дешифратора 11 подает через элемент И-ИЛИ 9импульс на счетчик 10, сбрасывая егов "0" и устанавливает в "0" первыйтриггер, подготавливая устройствок выдаче информации из другой зоны.Таким образом, предлагаемое устройство позволяет обеспечить простоесопряжение синхронного источника сасинхронным приемником при возможности выбора информации из произвольнойзоны, адрес которой определяетсявнешним кодом. Формула изобретения Устройство для сопряжения, содержащее буферный запоминающий блок, регистр, первый триггер, элемент задержки, элемент И, формирователь импульса и дешифратор, причем информационные вход и выход буферного запоминающего блока являются соответственно информационными входом и выходом устройства, о,т л и ч а ю щ е ес я тем, что, с целью расширения функциональных воэможностей устройства за счет обеспечения возможности вывода информации по заданному адресу, в него введены синхронизатор, счетчик, второй триггер, схема сравнения, сумматор по модулю два, элемент И-ИЛИ и два элемента ИЛИ, причем первый вход дешифратора соединенс первыми входами первого и второготриггеров, формирователя импульса,элемента И и первым входом устройства, первый вход схемы сравнения соединен со вторым входом устройства,первый выход первого триггера подключен ко второму входу формирователя импульса, выход которого подключен к первому входу элемента И-ИЛИи через элемент задержки к первомувходу первого элемента ИЛИ, выходкоторого соединен со вторым входомвторого триггера, а второй входсо вторым входом схемы сравнения ивыходом элемента И, второй вход которого подключен ко второму выходупервого триггера, второй вход которого соединен с выходом дешифратораи со вторым входом элемента И-ИЛИ,подключенного третьим входом к выходу схемы сравнения, третий вход схемы сравнения соединен с первым выходом синхронизатора, выход - с первым .входом регистра и первым управляющимвходом буферного запоминающего блока, второй выход синхронизатора подключен к четвертому входу элемента р И-ИЛИ, третий выход синхронизаторасоединен со вторым управляющим входом буферного запоминающего блока,выход элемента И-ИЛИ подключен к первому входу счетчика, второй вход которого подключен к выходу второгоэлемента ИЛИ, а выход - ко вторымвходам дешифратора и регистра и кпервому входу сумматора по модулюдва, выход которого подключен кадресному входу буферного запоминающего блока, второй вход сумматорапо модулю два соединен с третьимивходами второго триггера и дешифратора, первым входом второго элемента ИЛИ и первым выходом регистра,второй выход которого подключен ковторому входу второго элемента ИЛИ,выход второго триггера является выходом устройства,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9410392, кл. 6 06 Г 3/04, 1971.2. Авторское свидетельство СССРР 488202, кл. С 06 Е 3/04, 1973 (прототип).875374 Защюс ССр бр сставитель В.Вертлибхред С.Мигунова Корректор М.Демч едактор Г.Волкова каэ 9335/7 филиал ППП "Патент 1, г. Ужгород, ул. Проектная,Госпо делам13035, Москва Тираж арственн обретени Ж, Ра 48о комин откская н Подписета СССРытийб., д. 4/5