Аналого-цифровой преобразователь

(ии 855993 ОП ИКАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(23) Приоритет оо делам изобретений и открытий(53) УДК 681. .325 (088.8) Дата опубликования описания 15,08,8 1 гС. С. Коган и С. Е. Кюи(7) Заявител 54) АНАЛОГО-ИИфРОВОЙ ПРЕОБРА ЗОВА ТЕЛЬ Изобретение относится к технике, связанной с преобразованием сигналов в системах с импульсно-кодовой модуляцией. Для целей преобразования широкополосных аналоговых сигналов в цифровую форму наиболее часто используются аналого-цтерровые преобразователи (А ИП ) последовательно-параллельного типа.Известно устройство последовательнопаралпепьного аналого-цифрового преобразования, содержащее один каскад грубого преобразоваггия, один каскад точного преобразования, один цифроаналоговый преобразователь (ОАП), вычитаюшее устройство и цифровой сумматор. Сигнал поступает на вход каскада грубого преобразования, который формирует четыре старших разряда кода, 11 ифровой сигнал с выходов каскада грубого преобразования поступает на ЦАП, осуществляющий обратное преобразование. Сигнал с выхода ЫАП вычитается В вычитаюпем устройстве из Входного анапОГОВОГО сигггала, Разностный сигнал поступает на вход каскада точного преобразования, который формирует четыре младших разряда кода Ы.Однако в этом устройстве не предусмотрена коррекция ошибок преобразования, 5Наиболее близким по технической сущности и достигаемому результату к предлагаемому является аналого-цифровой преОбразователь, содержащий первый параллельный блок компараторов, вход которого соединен со входной клеммой и через элемент задержки - с первым входом блока вычитания, второй вход которого соединен с выходом цифроаналогового преобр азов атепя, 5а выход - со входом второго параллельного блока компараторов, выходы двух дополнительных компараторов которого соединены с управляющими входами арифметического блока, входы которого соединены с Выходами первого параллельного блока компараторов и входами цтерроаналогового преобразователя, а выходыс выходами старших разрядов аналогоцифрового преобразователя, выходы млад 8.)Ших разрядов которого соединены с выходадами второго паралпельного блока компараторов. С целью коррекции ошибок преобразования во второй параллельный блоккомпараторов этого устройства введеныдва дополнительных компаратора, сигналыс выходов которых поступают иа арифметический блок. При попадании разностногосигнапа на входе второго параллепьногоблока компаратбров за пределы его динамического диапазона по сигналу с выходаодного из донопнитепьных компараторовпроизводится коррекция выходного кодана один шаг младшего разряда АПП.Введение такой коррекции повышает точность преобразования и снижает требования к качеству работы первого параллельного блока компараторов 2 ,Недостаток такого А 11 П - невозможность коррекции ошибок, возникающих за счет неточной работы 1 МП, блокавычитания и второго параплепьного блока компараторов, приводящей к ошибкам,превышающим один шаг младшего разряда,11 ель изобретения - повыш ение точности преобразования.Поставленная цель достигается тем,.что в аналого-цифровой преобразователь,содержащий первый параллельный бпоккомпараторов, вход которого соединен совходной клеммой и через зпемент задержки - с первым входом блока вычитания,второй вход которого соединен с выходомцифроанапогового преобразователя, а выход - со входом второго параплельногобпока хомпараторов, выходы двух допопнительных компараторов которого соединены с управляющими входами арифметического блока, входы которого соединены свыходами первого параллельного бпокакомпараторов и входами цифроаналоговогопреобразователя,а выходы - с выходамистарших разрядов аналого- цифрового преобразователя, выходы младших разрядов которого соединены с выходами второгопаралпельного блока компараторовдополнительно введены два компарато -ра в первый параплельный блок компараторов, три интегратора, два, элемента запрета, элемент ИЛИ, допопнитепьный блок вычитания, причем выходы двух. дополнительных компараторов первого параллельного блока компараторов через элемент ИЛИ соединены с управляющимивходами обоих элементов запрета, вторыевходы которых соединены с выходамидвух дополнительных компараторов второ 993 4го и аралпепьн ого блока комп ара торов, а выходы - через соответствующие первый и второй интеграторы - со входами допопнительного блока вычитания, выход которого соединен с дополнительным входом первого блока вычитания, выход первого элемента запрета через третий интегратор соединен с допопнитзьным входом второго паралпепьного блока комп ар атор ов.Сущность изобретения заключается в том, что вновь введенные элементы и связи позволяют корректировать ошибки преобразования, возникающие из-за смещения диапазона значений разносто 35 ного сигнала на выходе первого блокавычитания, относительно динамическогодиапазона второго параллельного блокакомпараторов, а также из-за изменениядинамического диапазона второго параллельного бпока компараторов, Тем самым не только снижаются требования к точности работы соответствующих узлов,но и обеспечиваются наилучшие условиядпя осупествления цифровой коррекцииошибок,На чертеже представлена структурнаясхема предлагаемого АГП.Входная клемма соединена со входомпервого паралпельного бпока 1 компараторов и, через элемент 2 задержки - совходом блока 3 вычитания. Выходы первого параллельного блока 1 компаратров соединены с арифметическим блоком4 и через циФроаналоговый преобразоватепь 6 и бпок 3 вычитания - со входсм второго параллельного блока 6 компараторов, выходы допопнительных компараторов 7 и 6 второго пар алпельного блока 6 кояпа 4 п раторов соединены с управпяющими входамиарифметического блока 4 и, соответственно, через Зпементы 9 и 1 0 запретаинтеграторы 11 и 12 - со входами дополнительного блока 13 вычитания. Выход допопнительного блока 13 вычитания соединен с дополнитепьным входом блока 3 вычитания. Выход элемента 10 запрета через интегратор 14 соединен с дополнительным входом второго параллельного 50 блока 6 компараторов, Выходы двухдополнительных компараторов 1 5 и 1 6 перво о параллельного блока 1 компараторов через элемент ИЛИ 17 соединены с управляющими входами элементов 9 и 1 запрета.Выходы арифметического блока 4 ивторого параллельного блока 6 компара торов соединены с выходами А 13 П, Устройство работает следующим образом.На вход АШ 1 подается аналоговый сщ нал, Он поступает на вход первого параллельного блока 1 компараторов, который формирует четыре старших разряда кода. Цифровой сигнал с выходов первого параллельного блока 1 компараторов поступает на цифроаналоговый преобразователь 5, осуществляющий обратное преобразование. Сигнал с выхода последнего вычитается в блоке 3 вычитания иэ исходного аналогового сигнала, задержанного в элементе 2 задержки. Разцостный сигнал с выхода блока 3 вычитания поступает на вход второго параллельного блока компараторов 6, который формирует четыре младших разряда кода. Вто - рой параллельный блок 6 компараторов включает два дополнительных компаратора 7 и 8, сигнал на выходах которых появляется при превышении разносч ным сигналом с выхода блока 3 вычитания границ динамического диапазона вт рого параллельного блоке 6 компараторов. В этом случае выходной код АБП кор. ректируется на шаг младшего разряда путем добавления или вычитания логической "1 из кода четырех старших разрядов, записанных в арифметическом блоке 4 и инвертирования младших разрядов на выходах второго параллельного блока 6 компараторов. Таким образом, полностью корректируются ошибки, не превышающие один шаг младшего разряда АЫП. Для коррекции ошибок, превышающих эту величину, и служат дополнительно Введенные элементы и связи.Смещение диапазона изменения значений разностного сигнала на входе второго параллельного блока 6 компараторов отцосительно динамического диапазона последнего приводит к различной вероятности появления импульсов на выходах дополнительных компараторов 7 и 8, Сигналы с выходов этих компараторов через элементы 9 и 10 запрета поступают на входы соответствующих интеграторов 11 и 12, напряжения на выходах которых пропорциональны Вероятности появления импульсов ца выходах дополнительных компараторов 7 и 8. С выхода дополнительного блока 13 вычитания снимается сигнал, пропорциональный разности этих напряжений, который используется для восстановления симметрии диапазона изменения значений разностного сигнала относительно середины динамического диапазоне второго параллельного блока 6 ком 5993 6параторов. С этой целью оц подается ца дополнительный вход блока 3 вычитания.При симметрии диапазона изменения значений раэностного сигнала относительно середины динамического диапазоцавторого параллельного блока 6 компараторов, в случае их совпадения, импульсы на выходах дополнительных компараторов 7 и 8 отсутствуют. При недопустимом превышении диапазоном изменения значений разностного сигнала - динамического диапазона второго параллельного блока 6 компараторов, на Выходах обоих дополцительцых компараторов 7 и 8 с одинаковой Вероятностью пОяВляются импульсые Эти импульсы с выходов одного иэ дополнительных компараторов 7 или 8, например, компаратора 8, через элемент запрета, например, 10 подаются ца интегратор 14, напряжение на выходе которого пропорционально, вероятности появ леция импульсов ца его входе. Это напряжение используется для подстройки динамического диапазона второго параллельного блока 6 компараторов в соответствии с диапазоном изменения значений раз ностцого сигнала на его входе, При ограничении входного сигнала В первом параллельном блоке 1 компараторов происходит ограничение разностного сигнала во вто- ЗОром параллельном блоке 6 компараторов и появление импульсов на выходах дополнительных компараторов 7 и 8. Это может привести к нежелательному изменению сигналов управления на дополнительЗ 5 цых входах блока 3 вычитании и второгопараллельного блока 6 компараторовС целью исключения этого явления в первый параллельный блок 1 компараторов введены два дополнительных компара 4 о тора 16 и 16 аналогично двум дополнительным компараторам 7 и 8 во втором параллельном блоке 6 компараторов), При ограцичеции входного аналогового сигнала ца их выходах возникают импуль сы, которые объединяются элементомИЛИ 17 и подаются на управляющие входы обоих элементов 9 и 10 запрета. Таким образом, в этом случае импульсы с выходов дополнительных компараторов 50 7 и 8 не проходят на входы интеграторов 11, 12 и 14, и ложной коррекции погрешности преобразования не происходит. Для устойчивости работы цепи компенсадни погрешности преобразования необходимо иметь постоянную времени интегратора 14, большую постоянной времени интеграторов 11 и 12, Тогда, при воз 6 55,1никновении одновремеццо ошибок смэш= ния и согласования диапазонов обеспечивается регулирование динамического диапазона второго параппепьпого блока 6 компараторов после окончания компенсации смешения. Такой порядок рсгулирования обеспечивает наиболее полную коррекцию погрешностей,При работе аналого-цифрового преобразователя ошибки преобразования, превышающие один щаг квантования, с помощью вновь введенных элементов и связейуменьшаются до ошибок, не превыщаюших один щаг квантования. Зти ошибкь в свою очередь, корректируются с помошью дополнительных компараторов 7 и 8 и арифметического блока 4Формул а изобретения20Лнапого-цифровой преобразователь, содержаший первый параплепьцый блок компараторов, вход которого соединен со входной клеммой и через элем нт задержки -25 с перун, всоаом,б а вы итания, второй вход котоувгр .ое н сфходом цифронналоово о ЩЬоо а(ф а аыхол - оо ахАНал аНорого Орллельного Оловавакомпараторов, выходы, двух дополнительных компараторов которого соединены с30 упр авпяюшими входами арифметического блока, входы которого соединены с выхс- дами первого параппельцого бпока компараторов и входами цифроаналогового пг г,образоватепя, а выходы - с выходами старших разрядов ацапогс-цифрового преобразователя выходы младших разрядов которого соединены с выходами второго параллельного блока компараторов, о т - и и ч а ю ш и й с я тем, что, с цепью повышения точности преобразования, допол. нительно введены два компаратора в первый параплепьный блок компараторов, три интегр втор а, два элемента запрета, элемент ИЛИ, допопнитспьный блок вычитания, причем выходы двух дополнительных компараторов первого параллельного блока компараторов через элемент ИЛИ соединены с управпяюшими входами обоих эпементов запрета, вторые входы которых соединены с выходами двух допопнитепьных компараторов второго параллельного бпока компараторов а выходы - через с оответс твуюшие первый и второй интеграторы - со входами допопнитепьного блока вычитания, выход ко -торого соединен с дополнительным входом первого блока вычитания, выход первого элемента запрета через третий интегратор соединен с дополнительным входом второго параллельного блока компараторов.Источники информации,принятые во внимание при экспертизе1. Заявка ФРГ ю о 61931 д.кп. Н 03 К 13/09 1978.2, Патент ВепикобритацрпЯо 1422127 кл. Н 03 К 13/32 1975 (прототип).