Устройство для вычисления дробнойрациональной функции

Союз Советских Социалистических Республик,79 (2 аявк 89 2842950/18 с присо Государственный комн СССР по делам нзобретенн н открытий23) Приор бликован 300 б 81 Б летеиь Йо 2 81.3088.8) та опубликования описания Зц 06,8(72) Авторь изобрете В.И.Жаби ВС.Коза В,Жмурко, В.И.Корнейчук, П.Скочко, Б,П.Тарасенко,и 10,В,Козлов окаржевский,ербина Ленина политехнический инст икой Октябрьской ссциалистИ революции Киевскии орден им. 50-летия В тут,еской) УСТРОЙСТБО ДЛЯ ВЬЧПСЛЕНИЯ ДРОБНОЙ РАЦИОНАЛЬНОЙ ФУНКЦИИдробей в вычис априм о делиеныкотоходу истра соеди выход ющемуГ 2 Изобретение относится к вычислительной технике и может быть применено н специализированных цифровых вычислительных устройствах и вычислительных средах.Известно устройство для вычисления дробных рациональных функций.11 .Однако в этом устройстве требуется наличие всех разрядов перед началом операции и поэтому в нем не совмещаются во времени с вычислением процессы поразрядног ввода операндов и разрядной выдачи результата и это устройство обладает низким быстродействием в случаях, когда числа на входе и выходе его могут быть представлены только последовательными кодами. Например, в случае ограничений на количество внешних выводов при изготовлении устройства в виде большой интегральной схемы или ограничений на пропускную способность канала связи, в случаях, когда операнды формируются вне устройства поразрядно, например в аналого-цифровых преобразователях и т.п. По тем же причинам известные устройства обладают низким быстродействием при вычислении рекуррентных зависимостей, З УВтУ;лительной среде, поскольку процессвычислений У н -м устройстве неможет быть совмещен но времени с процессом вычисления У , У в (+1)м,(1+2)-м, Устройствах,Наиболее близким по техническойсущности к предлагаемому являетсяустройство, содержащее первый регистчастного, первый регисто делителя,первый и второй коммутаторы, первыйрегистр остатка, сумматор остатка,сднигоный регистр, дна элемента И иэлемент ИЛИ, причем выходы первыхрегистров делителя и частного подключены соответственно через первый ивторой коммутаторы к первому и второму входам сумматора остатка, тактовый вход устройства соединен с тактоными входам сднигоного регистра ирегистров остатка, частного и делителя, упранляющий вход устройства соединен с управляющими входами второгокоммутатора и первого регтеля, выходы элементов И нсо входами элемента ИЛИ,рого подключен к упранля впервого регистра частного10 15 20 25 ЗО 3 4045 50 55 и 60 65 в остальных регистрах нули, а в сдвиОднако известное устройство позволяет решать ограниченный класс задач, (вычислять Функции "+" только приВ+УА = В = О) и обладает невысоким быстродействием, так как длительность цикла составляет три такта суммирования кодов и три такта приема кода на .регистр.Цель изобретения - повышение быстродействия и расширение класса решаемых задач.Поставленная цель достигается тем, что в устройство, содержащее перный регистр частного, первый регистр делителя, первый и второй коммутаторы, первый регистр остатка, сумматор остатка, сдвиговой регистр, два элемента И и элемент ИЛИ, причем выхОды первых регистров делителя и частного подключены соотнетстненно через пЕрвый и второй коммутаторы к первому и второму входам сумматора остатка, тактовый вход устройства соединен с тактовыми входами сдвигового регистра и регистров остатка, частного и делителя, управляющий вход устройства соединен с управляющими входами второ го коммутатора и первого регистра делителя, выходы элементов И соединены со входами элЕмента ИЛИ, выход которого подключен к управляющему входу пЕрвого регистра частного, дополнитфльно введены второй регистр частного, второй и третий регистры делителя, третий, четвертый и пятый коммутаторы, второй регистр остатка, первый и второй вспомогательные сумматоры и регистр результата, причем выходы второго регистра частного, второго и третьего регистров делителя подключены через третий, четвертый и пятый коммутаторы соответственно к третьему, четвертому и пятому входам сумматора остатка, выход регистра сдвига соединен со входами первых и вторых регистров частного и делителя, выход элемента ИЛИ соединен с управляющим входом второго регистра частного, тактовый вход которого соединен с тактовым входом устройства и тактовым входом второго регистра делителя, управляющий вход которого соединен с управляющим входом третьего коммутатора и управляющим входом устройства, управляющие входы первого, четвертОго и пятого коммутаторов соединены с выходом регистра результата, являющимся выходом устройства, тактовый вход которого соединен с тактовым входом устройства, шестой и седьмой входы сумматора остатка соед нены с выходом первого и второго регистров остатка, восьмой вход сумматора остатка соединен с входом устро ства, выход поразрядных сумм сумматора остатка соединен с входом первого регистра остатка, первым входом второго вспомогательного сумматора и первым входом первого вспомогательного сумматора, второй, третий и четнертый входы которого соединены с выходами первого, второго и третьего регистров делителя, выход переноса сумматора остатка соединен со входомвторого регистра остаткапятым входом первого вспомогательного сумматора и вторым входом второго вспомогательного сумматора, третий, четвертый и пятый входы которого соединеныс выходами первого, второго и третьего регистров делителя, пряхине и инверсные выходы вспомогательных сумматоров соединены с входами первогои второго элементов И, выходы которых подключены ко входам регистрарезультата.Блок-схема устройства представлена на чертеже,устройство содержит регистры 1 и2 частного, регистры 3-5 делителя,коммутаторы 6-10, сумматор 11 остатка, регистры 12 и 13 остатка, вспомогательные сумматоры 14 и 15, элементы И 16 и 17, элемент ИЛИ 18, регистр 19 результата, сдниговый регистр 20, тактовый нход 21, управляющий вход 22, вход 23 и выход 24 устройства. Вход 23 и выходы 6-8 коммутаторов соединены со сдвигом на 5разрядов вправо со входами многовходового сумматора остатка без распространения переносов, т.е. выход разряда с весом 2 подключен ко входу разряда с весом 2 5 . Со входами сумматора 11 соединены также выходы коммутаторов 8-10 и регистров 12 и 13 остатка со сдвигом на один разряд влево. Выходы группы старших разрядов сумматоров 11, включая разряды с весом 2соединены со входами многовхсдовых вспомогательных сумматоров 14 и 15. Прямые выходы регистра делителя 4, инверсные выходы регистров 3 и 5 подключены со сдвигом на о 1 инразряд вправо ко входам сумматора 14,а прямые выходы регистров 3 и 5 и инверсные выходы регистра 4 также сосдвигом на один разряд вправо - ковходам сумматора 15, причем, входыпереноса младших разрядов сумматоров 14 и 15, связанных с инверсными выходами регистров 3-5 соединены с входом логической единицы, Прямые выходы знаковых разрядон сумматоров 14 и 15 соединены со входами элемента 16, а инверсные - со входами элемента 17. Величины С и 5 выбираются так, чтобы выполнялось условие5 Ъ 3-1 оц (1-2) при/А+Х/ ( " ( /В+У/ ( 1Устройство работает следующим образом.В исходном состоянии в регистре 5 записан знаменатель В, н регистре 12 остатка записана константа 2 , А, 842796говом регистре единица находится навыходе старшего разряда.В каждом (-том цикле вычисления=1,2, и+5) на вход 22 устройствапоступает цифра операнда У (/У/С 1),имеющая вес 2 , а на вход 23цифра операнда Х. При этом в регистре 20 единица находится в -том разряде. Цифра Х; поступает на входмноговходового сумматора 11 остатка.Цифра У, поступая на управляющиевходы коммутаторов 6 и 7, управляетвыдачей прямого и дополнительногокода числа 7;, хранимого в регистрах 2 и 1, таким образом, что насумматор 11 остатка выдается числоУ 2 7, , Это достигается путем 15выдачи йа сумматор прямого кода регистра 1, где хранятся плюс единицырезультата 2,.и дополнительногокода регистра 2, где хранятся минусединицы результата 2., если принимаемая цифра равна плюс единицеили выдачи на сумматор дополнительного кода регистра 1 и прямого кодарегистра 2, если принимаемая цифраравна минус единице. Если же цифраУ; равна нулю, то коды регистров невыдаются. Аналогичным образом цифра7;, записанная в регистре 19,поступая на управляющие входы коммутаторов 8-10, управляет выдачей пря-,мого и дополнительного кода У;,хранимого в регистрах 3-5, а такжекода знаменателя В, записанного в.регистре 5 так, что на сумматор 11выдается число 2, (В+У, ), Причем У;число, представленное только своими -1 старшими разрядами( - 1У =У 21=0 40 и 7;- число, представленное только своими -5-1 старшими разря 45 где У , 2, 1-тая цифра чисел У и 2 соответственно, У, 2 к 61, О, 1 Кроме того, с выходов регистров 12 и 13 остатка поступает сформированный в (-1)-ом цикле код 2 Н, . Таким образом, на протяжении -того цикла на выходе сумматора 11 получают код 50 55 Н,=ан, 2 Х;-У;2,)- (ЬУ,)-ьпредставленный в виде поразрядных сумм и переносов. Код бО Н" поступает на входы регистров 12 и 13, а его старшие разряды, включая разряды с весом 2 , поступают и на входы сумматоров 14 и 15, гле происходит соответственно вычитание и . 65 сложение с кодом старших разрядов 1-(В+У;, ), включая разряды с вееом 2 с. Коды с выходов знаковых разрядов сумматоров поступают на входы элементов 16 и 17, формирующих значение очередной цифры результата, имеющей вес 2. Эта цифра 7; в равна плюс единице, если в знаковых разрядах сумматоров 14 и 15 нули, минус единице, если в знаковых разрядах единицы, и цифра 7;равна нулю, если содержимое знаковых разрядов сумматоров 14 и 15 различно.В конце -того цикла сигнал по входу 21, по которому код Н;, сформированный на выходах сумматора 11, принимается на регистры остатка 12 и 13, в регистры частного и делителя, где хранятся соответственно первые )-5-1 и 1-1 цифры частного и делителя, дописываются цифры 7 5 и У;, причем цифры, равные плюс единице, записываются в регистры 1 и 3, а цифры, равные минус единице - в регистры 2 и 4, а в сдвиговом регистре 20 единица сдвигается на разряд вправо;Предлагаемое устройство, как и известное, позволяет обрабатывать один разряд операндов за один цикл вычисления, т.е. в каждом цикле вычисления устройства, принимая по одному разряду от каждого операнда, формируют на выходе значение соответствующего разряда результата, Однако если в известном устройстве длительность цикла составляет три такта суммирования кодов и три такта приема кода на регистр, то в предлагаемом устройстве она равна времени одного суммирования и одного приема кода на регистр. Причем, если в известном устройстве при суммировании переносы распространяются по всей длине обрабатываемых слов, то в предлагаемом переносы распространяются только во вспомогательных сумматорах 14 и 15, охватывающих лишь небольшую группу старших разрядов слов, а в сумматоре 11 остатка сложение осуществляется без распространения переносов, Следовательно, предлагаемое устройство более, чем в три раза превосходит по быстродействию известное, Кроме того, предлагаемое устройство позволяет вычислять арифметическое выражение более общего вида, т.е, позволяет решать более широкий класс задач.Формула изобретенияУстройство для вычисления дробной рациональной Функции, содержащее первый регистр частного, первый регистр делителя, первый и второй коммутатор ры, первый регистр остатка, сумматор, остатка, сдвиговый регистр, два эле842796 н,) ормаци и,при экспертизе тельство СССР 7 39, 1975тельс.тво СССР 7/39, 979 илиал ППЧ Патентужгород, ул,Пр,мента И и элемент ИЛИ, причем выходы первых регистров делителя и частного подключены соответственно черезпервый и второй коммутаторы к первому и второму входам сумматора остатка, тактовый вход устройства соединен с тактовыми входами сдвиговогорегистра и регистров остатка, частного и делителя, управляющий входустройства соединен с управляющимивходами второго коммутатора и первого регистра делителя, выходы элементов И соединены со входами элементаИЛИ, выход которого подключен к управляющему входу первого регистрачастного, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия, в него введены вторсй регистр частного, второй и третий регистры делителя, третий, четвертыйи пятый коммутаторы, второй регистростатка, первый и второй вспомогательные сумматоры и регистр результата, причем выходы второго регистрачастного, второго и третьего регистров делителя подключены через третий, четвертый и пятый коммутаторысоответственно к третьему,. четвертому и пятому входам сумматора остатка,выход регистра сдвига соединен совходами первых и вторых регистровчастного и делителя, выход элементаИЛИ соединен с управляющим входомвторого регистра частного, тактовыйвход которого соединен с тактовымвходом устройства и тактовым входомвторого регистра делителя, управляющий вход которого соединен с управляющим входом третьего коммутатораи управляющим входом устройства, управляющие входы первого, четвертогои пятого коммутаторов соединены свыходом регистра результата, являющимся выходом устройства, тактовыйвход которого соединен с тактовымвходом устройства, шестой и седьмойвходы сумматора остатка соединеныс выходами первого и второго регистров остатка, восьмой вход сумматораостатка соединен с входом устройства,выход поразрядных сумм сумматораостатка соединен с входом первогорегистра остатка, первым входом второго вспомогательного сумматора ипервым входом первого вспомогательного сумматора, второй, третий и чет вертый входы которого соединены свыходами первого, второго и третьегорегистров делителя, выход переносасумматора остатка соединен со входомвторого регистра остатка, пятым вхощ дом первого вспомогательного сумматора и вторым вхоцом второго вспомогательного сумматора, третий, четвертый и пятый входы которого соединеныс выходами первого, второго и третьего регистров делителя, прямые и инверсные выходы вспомогательных сумматоров соединены с входами первого ивторого элементов И, выходы которыхподключены ко входам регистра резуль- ЗОтата. Источники ипринятые во внимание1, Авторское свидеР 485447, кл . 0 06 Г35 2. Авторское свидеУ 662938, кл, 0 06 Р