Усилитель считывания

Союз Советсних Социалистических РеслубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пп 8 34764(22) Заявлено 071278 (21) 2692869/18-24с присоединением заявки Мо(5 М К 3 а 11 С 7/ОО Государственный комитет СССР по дедам изо 6 ретений и открытий(54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ Изобретение относится к автоматике и вычислительной технике и предназначено для использования, в частности, в интегральных полупостоянных ЗУ.Известен усилитель считывания,содержащий первый разрядный транзистор, затвор которого подключенк входу усилителя, и инвертор,. состоящий из зарядного и второго разрядного транзисторов, сток зарядного транзистора подключен к шине питания, затвор и исток соединен состоком второго разрядного транзистора, исток которого соединен с шинойсмещения, Кроме того, усилитель,содержит транзистор с обеднением, образующий истоковый повторитель спервым разрядным транзистором и двавыходных транзистора, соединенныхв пошпульный выходной каскад 1).Недостатком данного усилителяявляется пониженное быстродействие,обусловленное тем, что транзистор собеднением, подключенный к истокупервого разрядного транзистора,образует с ним истоковый повторительи замедляет эа счет отрицательной1 обратной связи с выходом инвертораприем считываемой информацииЕсли на затвор первого разрядного транзистора поступает логическая 1, то проводимость транзистора с обеднением уменьшается, чтоприводит к увеличению потенциала наистоке первого разрядного транзистора, который замедляет прием логической 1, а если поступает логический 0, то проводимость транзистора с обеднением возрастает,потенциал на истоке первого разрядного транзистора уменьшается, замедляя прием логического О,Известен также усилитель считывания, содержащий два инвертора, вкаждом иэ которых зарядный транзистор стоком соединен с шиной питания,исток зарядного транзистора первогоинвертора соединен со стоком первого разрядного транзистора, затворкоторого подключен к входу усилителя считывания. Исток зарядного транзистора второго инвертора соединенсо стоком второго разрядного транзистора, затвор которого подключенк стоку первого разрядного транзистора, а исток соединен с истокомпринимающего транзистора. Смещениена истоке первого разрядного транзистора обеспечивается транзистором,сток которого подключен к истокупервого разрядного транзистора, затвор соединен с шиной питания, а исток подключен к шине смещения 2,Недостатком указанного усилителясчитывания является отсутствие управляемого смещения" на истоке первого разрядного транзистора, чтозамедляет прием считываемой информации,Наиболее близким к предлагаемомуявляется усилитель считывания,содержащий три инвертора со встроенныминагрузками, причем затвор и исток за"рядного транзистора первого инверторасоединен со стоком разрядного транзистора первого инвертора и с затвором разрядного транзистора второгоинвертора,сток которого соединенс затвором и истоком зарядного транзистора второго инвертора,затвор иисток зарядного транзистора третьего 20инвертора соединен со стоком разрядного транзистора третьего инвертора.Кроме того, усилитель содержит выходные транзисторы, затворы которыхсоединены с выходами инверторов 31, 75Недостаток известного усилителяв том, что положительный потенциална истоке первого разрядного транзистора, равный напряжению смещения,замедляет прием логического О,что приводит к уменьшению быстродействия и помехоустойчивости. Крометого, технологический разброс порогового напряжения транзистора с обеднением уменьшает надежность данногоусилителя считывания.Цель изобретения - повышениебыстродействия и помехоустойчивостиусилителя считывания.Поставленная цель достигаетсятем, что в усилитель считывания, 40содержащий три инвертора, каждыйиэ которых состоит из зарядноготранзистора со встроенным каналом ииэ разрядного транзистора, сток которого соединен с затвором и истоком зарядного транзистора со встроенным каналом, стоки зарядных транзисторов со встроенным каналом подключены к шине питания, истоки разрядных транзисторов объединены, затвор первого разрядного транзисторасоединен с затвором третьего разрядного транзистора и подключен к входуусилителя, сток первого разрядноготранзистора соединен с затвором второго разрядного транзистора,сток кото 55рого подключен к прямому выходу усилителя, сток третьего разрядноготранзистора подключен к инверсномувыходу усилителя, и коммутирующийтранзистор, исток которого подключен 60к шине смещения, а затвор - к шинеуправления, введены два согласующихтранзистора со встроенными каналамисток первого из которых подключенк шине питания, затвор - к стоку 65 первого разрядного транзистора, аисток соединен с истоком первогоразрядного транзистора и со стокомвторого согласующего транзистора со,встроенным каналом, затвор и истоккоторого соединены со стоком коммутирующего транзистора.В данном усилителе считывания доПолнительно введенные транзисторыза счет управления смещением истока первого разрядного транзисторасоздают благОприятные условия дляприема каждого из логических уровней двоичной информации,в результате чего усилитель обладает болеевысокими быстродействием, помехоустойчивостью и надежностью, повышение которой обеспечивается такженейтрализацией технологических отклонений порогового напряжения транзисторов со встроенными каналами,На чертеже изображена схема усилителя считывания.Усилитель считывания содержиттри инвертора, зарядными транзисторами 1-3 в которых являются МДПтранзисторы со встроенным каналом,стоки которых подключены к шине 4питания, Исток и затвор зарядноготранзистора 1 подключены к стоку первого разрядного транзистора 5 с индуцированным каналом и к затвору второго разрядного транзистора б с индуцированным каналом, Затвор транзистора 5 соединен с затвором третьегоразрядного транзистора 7 с индуцированным каналом и подключен к входу8, а исток его соединен с истокамиразрядных транзисторов б и 7, стокикоторых соответственно подключенык истокам и затворам зарядных транзисторов 2 и З.Сток разрядного транзистора б соединен с прямым выходом 9,а сток разрядного транзистора 7 - синверсным выходом 10 .Кроме этого, устройство включаетдва согласующих транзистора 11 и 12со встроенными каналами, причем стоктранзистора 11 подключен к шине 4питания, а затвор - к стоку транзистора 5. Исток транзистора 11 соединен с истоком транзистора 5 и стоком транзистора 12, затвор и истоккоторого подключены к стоку коммутирующего транзистора 13 с индукцированным каналом, затвор которого соединен с шиной 14 управления, аисток - с шиной 15 смещения,Устройство работает следующим образом.Для включения усилителя считывания на шину 14 управления подаетсянапряжение логической 1 например сигнал из дешифратора адреса илисигнал Выбор ИС), открывающеетранзистор 13. Емкостная нагрузкапервого инвертора намного меньше емкостной нагрузки второго и третьегоинверторов, вследствие чего процессы50 перезаряда в первом инверторе происходят быстрее, поэтому затвор транэистора 11 подключают к выходу первого инвертора.Если на вход 8 поступает медленнонарастающее напряжение логической 1, открывающее транзисторы5 и 7, то транзистор 11 постепеннозапирается, Соотношение проводимостейтранзисторов 11-13 выбирают так,что при постепенном запирании транзистора 11 на истоке транзистора 5появляется потенциал, близкий к напряжению смещения и ускоряющий отпирание транзисторов 5 и 7.Таким образом, благодаря транзисторам 11-13 создаются благоприятные условия для приема логической 1 транзисторами 5 и 7, которые полностью открываются. Приэтом транзистор б запирается и навыходе 9 прямого сигнала устанавливается потенциал, близкий к напряжению питания, а на выходе 10 инверсного сигнала - потенциал, близкийк напряжению смещения.Если на входе 8 медленно устанавливается логический 0, тотранзисторы 5 и 7 постепенно запираются. При этом повышается потенциал на затворе транзистора 11, возрастает проводимость его встроенного канала, что приводит к увеличениюнапряжения на истоке транзистора 5,которое ускоряет запирание транзисторов 5 и 7.Таким образом, создаются благоприятные условия для приема усилителем логического 0. Транзисторы5 и 7 запираются, при этом транзистор б открывается и на прямомвыходе 9 устанавливается потенциал,близкий к опорному напряжению, а 40на инверсном выходе 10 - потенциал,близкий к напряжению питания.Преимущества предлагаемого усилителя считывания перед известнымисостоят в повышении быстродействия 45и помехоустойчивости за счет введения двух согласующих транзисторовсо встроенными каналами, которыеобеспечивают смещение истока первого разрядного транзистора 5, атакже в повышении надежности засчет нейтрализации технологическихотклонений в пороговом напряжениитранзисторов со встроенными каналаМИ,55Применение усилителя считыванияв схемах ППЭУ позволяет повыситьбыстродействие этих схем ориентировочно на 30 и обеспечивает повышение их надежности. Повышение надежности ППЗУ проявляется как увеличе- бОние времени хранения информации врежиме непрерывного считывания эасчет увеличения пределов дрейфа порогового напряжения запоминающихтранзисторов. Это пороговое напря-. 65 жение, отображающее, например логический О, возрастает во времени по.лаГорифмическому закону,что вызывает повышение выходного1напряжения логического ф 0, по-ступающего из ячейки на затвор пер"вого разрядного транзистора 5 усилителя считывания.Наличие в усилителе считываниядвух согласующих транзисторов совстроенными каналами, управляющихсмещением истока первого разрядноготранзистора обеспечивает прием ловы.шенных напряжений логического фОе,т.е. допускает расширение пределовдрейфа порогового напряжения на 11,5 В, а логарифмический закон изменения Ппр обеспечивает выигрышво времени хранения не менее чемв 5-8 раэ.Формула изобретенияУсилитель считывания, содержащийтри инвертора, каждый из которыхсостоит из зарядного транзистора совстроенным каналом и из разрядноготранзистора, сток которого соединенс затвором и истоком зарядного транзистора со встроенным каналом, стокизарядных транзисторов со встроеннымканалом подключены к шине питания,истоки разрядных транзисторов объединены,затвор первого разрядного тран-,зистора соединен с затвором третьегоразрядного транзистора и подключен квходу усилителя, сток первого разрядного транзистора. соединен с затворомвторого разрядного транзистора, стоккоторого подключен к прямому выходуусилителя, сток третьего разрядноготранзистора подключен к инверсномувыходу усилителя,и коммутирующий трав"эистор,исток которого подключен кшине смещения, а затвор - к шине управления, о т л и ч а ю щ и й с ятем, что, с целью повышения быстродействия и помехоустойчивости усилителя, в него введены два согласующих транзистора со встроеннымиканалами, сток первого из которыхподключен к шине питания, затворк стоку первого разрядного транзистора, а исток соединен с истокомпервого разрядного транзистора и состоком второго согласующего транзистора со встроенным каналом, затвори исток которого соединены со стокомкоммутирующего транзистора.Источники информации,принятые во внимание при экспертизе1. Патент США Р 3821717,кл. 340-173, 1974.2. Вцйо 1 Г О Юя 11 ег, Напв 01 еСвсЬ,Вегпчапд Воэв 1 ег, ЕЬсгЬагй Юэ 1 Сег.Ап 8192-В 1 С Е 1 есСг 1 са 11 у,А 1 СегаЬ 1 еВою Евр 1 оу 1 пд а Опе-Тгапэ 1 вСог Се 11И 1 СЙ Г 1 оаС 1 пд ОаСе. - 1 ЕЕЕ. Ю. Во 116-.БСаСе Жгсц 1 Сэ, час-.12, Р 5, 19773, Патент США Р 3727196, кл.340-1731973 (прототип) .834764 СостаТехред ель Ю. Ушак Кастелевич Редактор А. Лежнин орректорВ. Син каз 4110 7 Тираж 645 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Жр Раушская наб., д. 4/5