Импульсно-фазовый детектор

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советскнх Сюцналнстическнх Реслублнк(51)М, Кл,3 Н 03 К 9/04 с прнсоедммеммем заявки Йо(23) Приоритет Государственный комитет СССРпо делам изобретений н открытийДата опубвиковаммя описания 25,11,80щс.;. ;.э-ъьа 2 суцщщфяцаази,ядяякяяфд, яддь,уфя,(У 2) Авторымзобретеммя Е. П, Ветлугин, А. И. Лаврушев и Т. П. Ярцун Житомирский Филиал Киевского ордена Ленина политехнического института.Изобретение относится к радиотех-,нике и может быть использовано в информационно-измерительной технике исистемах импульсно-Фазовой автоподстройки частоты. 5Известен импульсно-Фазовый детектор, содержащий параллельно включенные интегрирующий конденсатор и разрядный ключ 11Недостатком этого устройства яв" 10ляются импульсные помехи на частотесравнения,Известен импульсно-Фазовый детектор, содержащий интегрирующий конденсатор, ключ блока развертки, блок запоминания, ключ и .первый триггер,ключ блока запоминания 2Недостатком этого устройства является низкая помехозащищенность,цель изобретения - повышение по ОмехозащищенностиПоставленная цель достигается тем,что в импульсно-Фазовый детектор, содержащий интегрирующий конденсатор,транзистор блока развертки, блок 25запоминания, транзистор, первый триг"гер, ключ блока запоминания, введеныблок разности Фаэ, блок или-не, второй триггер, три блока задержки, двабуферных блока, резисторы, причем 30 первый и второй входы блока разностифаз соединены соответственно с первойи второй входной шиной, а первый ивторой выход блока разности фаэ соединены соответственно с первым ивторым входом первого триггера, пер-"вый выход которого соединен с управляющим входом транзистора блока развертки, а второй выход - с йервымвходом блока ИЛИ-НЕ, второй вход которого соединен с первым входом первого триггера, выход блока. ИЛИ-НЕсоединен с первым входом второготриггера, выход которого соединен через первый блок задержки с входом второго блока задержки и с первым входом ключа блока запоминания, второйвход ключа блока запоминания соединенс выходом второго блока задержки ивходом третьего блока задержки, выход которого соединен со вторым вхо- .дом второго триггера и с базой транзистора, коллектор которого соединенс общей шиной, а эмиттер в . через первый резистор к общему выходу коллектора транзистора блока разверткии первой обкладкой интегрирующего конденсатора, вторая обкладка которогосоединена с общей шиной, эмиттертранзистора блока развертки соединенчерез второй резистор с питающей шиной, выход интегрирующего конденсатора соединен через первый буферный блок, ключ блока запоминания, блок запоминания, второй буферный блок с выходом детектора,На фиг. 1 изображена структурная электрическая схема импульсно-фаэово" го детектора, на фиг, 2 - диаграмма напряжений.Импульсно-фазовый детектор содержит интегрирующий конденсатор 1, травО эистор 2, блок Развертки, блок 3 запоминания, транзистор 4, первый триггер 5, ключ 6 блока запоминания, блок 7 разности фаз, блок 8 ИЛИ-НЕ, второй триггер 9, три блока 10-12 задержки, два буферных блока 13 и 14, резисторы 15 и 16.Импульсно-фазовый детектор работает следующим образом.За исходное состояние принимают момент времени, когда на йервых выходах блока 7 разности фаз и триггерах 5 и 9 присутствуют уровни "лог.О" (Фиг.2), а на вторых выходах - уровни "лог. "1" (фиг. 2) и транзисторы 2 и 4 закрыты, на выходе блока 8 уровень 1 лог. 0" (фиг. 2).Входные сигналы подаются на блок 7 разности фаз, с выхода которого парофаэный сигнал, длительностью про- Зо порциональный разности фаз, поступает на входы первого. триггера 5. При изменении сигнала на первом входе триггера 5 с уровня "лог. 0" (фиг.2)в уровень "лог. 1" (Фиг.2), а на вто- З 5 ром входе - с уровня "лог. 11(фиг.2) в уровень "лог. 0"(фиг.2,), первый триггер 5 перейдет в состояние, когда на первом его выходе будет уровень "лог. 1" (фиг. 2), а-на втором - уровень "лог, Оф(фиг. 2), при этом тран О эистор 2 блока развертки откроется и начнется заряд интегрирующего конденсатора 1На выходе блока 8 сохранится уровень "лог. О" (Фиг.2), По окончанию, сигнала уровни на входах 45 первого триггера 5 принимают исходное состояние (первый вход - уровень "лог. Офф, второй - уровень "лог.1"), Поскольку на втором выходе первого триггера 5 в этот момент времени еще 5 О присутствует уровень "лог. 0", то ноз- никшийГ на втором входе блока 8 уровень "лог. 0" приведет к изменению на его выходе уроння "лог. О" на уровень 1 лог. 1", что принедет к сра батыванию второго триггера 9. Несколько раньше первый триггер 5 вернется в исходное состояние и закроет транзистор 2, остановин заряд интегрирующего конденсатора 1. Таким образом, время заряда интегрирующего конденса тора 1 соответствует длительности приходящего импульса с блока 7 разности фаэ, После окончания заряда.интегрирующего конденсатора 1 начинается время хранения его заряда, 5 Переключение второго триггера 9 вызывает появление на его выходе уровня "лог. 1", который через первый блок 10 задержки поступает на первый вход ключа б блока запрминания и открывает его, осуществляя перезапись с интегрирующего койденсатора 1,выполняющего функцию промежуточного хранения, через входной буферный блок 13 на блок 3 запоминания и через выходной буферный блок 14 на выход устройства. Через время, равное задержке второго блока 11 задержки уровень "лог. 1" поступает на второй управляющий вход ключа запоьянающего устройства и закрывает его. Через время, равное задержке третьего блока 12 задержки уровень "лог.1" поступит на базу транзистОра 4 и откроет его. Начинается сравнительно медленный разряд интегрирующего конденсатора 1 через токоограничинающий резистор 15. Время хранения заряда на интегрирующем конденсаторе заканчивается. Одновременно с выхода третьего блока 12 задержки сигнал с ,уровнем флог. "." поступает на второй вход второго триггера 9 и возвращает его н исходное состояние. Через время, равное сумме задержек блоков 10- 12 задержки сигнал с выхода второго триггера 9 с уровнем долог. 0" закрывает транзистор 4. Затем цикл работы повторится.Таким образом, н импульсно-Фазовом детекторе Формируется несимметрично-трапециедальная Форма развертывающего напряжения, приведенная на Фиг. 2; где показано, что за время периода 17 происходит развертка 18, хранение 19, разряд 20, пауза 21 между окончанием разряда и началом развертки,при этом время хранения 19 определяется суммарной задержкой трех блоков 10-12.Время 22 задержки первого блока 10 задержки должно быть больше времени переходных процессон в блоке развертки при переходе из режима развертки в режим хранения. Время 23 задержки второго блока 11 задержки определяется временем перЪзаписи, которое дОлжно быть больше времени переходных процессов в ключе 6 блока 3 запоминания.Время 24 задержки блока 12 задержки должно быть больше време ни переходного процесса запирания ключа.Использование несимметрично-трапецеидальной Формы развертывающего напряжения позволяет значительно уменьшить амплитуду выбросов напряжения и время установления переходных процессов развертывающего устройства, особенно при смене режима разверткина разряд.фоРмУла изобретенияИмпульсно-фазовый детектор, содержащий интегрирующий конденсатор, транзистор блока развертки, блок запоми-нания, транзистор, первый триггер,ключ блока запоминания, о т л и ч аю щ и й с я тем, что, с.целью повы"шения помехоустойчивости, в него введены блок разности фаз, блок ИЛИ-НЕ,второй триггер, три блока задержки,два буферных блока, резисторы, причемпервый и второй входы блока разностифаз соединены соответственно с первой и второй входной шиной, а первый и второй выход блока разности фазсоединены соответственно с первым ивторым входом первого триггера, первый выход которого соединен с управляющим входом транзистора блока развертки, а второй выход - с первым, 15входом блока ИЛИ-НЕ, второй вход которого соединен с первым входом первого триггера, выход блока ИЛИ-НЕсоединен с первым входом второготриггера, выход которого соединен че- ;ррез первый блок задержки с входом второго блока задержки и с первым входом ключа блока запоминания, второй вход ключа блока запоминания соединен с выходом второго блока задержкии входом третьего блока задержки, вы"ход которого соединен со вторым входом второго триггера и с базой транзистора, коллектор которого соединенс общей шиной, а эмиттер - через первый резистор к общему выводу коллектора транзистора блока развертки ипервой обкладкой интегрирующего конденсатора, вторая обкладка которогосоединена с общей шиной, эмиттер транзистора блока развертки соединен через второй резистор с питающей шиной,первая обкладка интегрирующего конденсатора соединена через первый буферный блок, ключ блока запоминания,блок запоминания, второй буферныйблок с выходом детектора.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРВ 471654, кл. Н 03 Э 13/00, 1973.2. Авторское свидетельство СССР9 484636, кл. Н 03 К 9/04, 1973.Составитель В. Коновалов Е, Шишкин Тех е С.Мигунова Ко ек 6 Билак Тираж 99 Подписйое ВНИИПИ ГоСударсТвенного комитета С по.делам изобретений и открытий 113035 Москва ЖРа шская наб