Интегрирующее устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(51)М. Кл З С 06 3 1/02 Государственный комитет СССР но делам изобретений и открытий(71) Заявитель Таганрогский радиотехнический институт им. В,Д. Калмыкова ЕГРИРУЮЩЕЕ УСТРОЙС(5 2дом каждого решающего блока, первыйвыход блока ввод;Гсоединен с первымвходом каждого решающего блока, первый выход блока управления соединенсо входом блока ввода и вторым входомкаждого решающего блока, а вход бло-ка управления соединен со вторым выходом каждого решающего блока и спервым входом блока вывода, второй О вход которого соединен со вторым выходом блока управления, первая группа входов блока коммутации соединенасо вторым выходом блока ввода, а каждый вход второй группы входов блока 5 коммутации соединен с первым выходомсоответствующего решающего блока,первая группа входов каждого решающего блока соединена также с соответствующей группой выходов блока комму тации Ц.Основной недостаток устройства -низкая скорость решения задачи, таккак время выполнения одного шага решения состоит из времени обработки з информации и времени вывода информаИзобретение относится к вычисли- . тельной технике и предназначено для решения систем линейных и нелинейных дифференциальных уравнений, задач управления объектами, вычисления сложных функций и интегралов, моделирования динамических систем и траекторных расчетов.Известно устройство, содержащее решающие блоки, блок коммутации, блоки ввода и вывода и блок управления, предназначенные для решения широкого круга задач, описываемых системами дифференциальных уравнений и уравнениями, "сводящимися к дифференциальным 13Основной недостаток известного устройства - низкая скорость решения задач вследствие того, что этапы обработки и вывода информации разделены во времени и периодически следуют друг за другом.Наиболее близким техническим решением к предлагаемому является уст" ройство, содержащее решающие блоки, блок ввода, блок вывода, блок набора, блок управления, причем выход блока набора соединен с группой входов каждого решающего блока, а блока набора соединен с первым и повышени стЦель изобродействия. Поставленчто в устрой е тем шаю я цель достигаетсво, содержащее и вход выхо(Х ) Уррс а 2,.3,Йэ 65 щих блоков, блок ввода, блок вывода, блок коммутации, блок управления, причем первый выход блока ввода соединен с первыми входами и решающих блоков, а второй выход - со входом блока коммутации, первые выходы и решающих блоков подключены к соответствующим входам блока коммутации; первый выход блока управления соединен со входом блока ввода и вторыми входами и решающих блоков, группа входов каждого решающего блока соедине на с соответствующей группой выходов блока коммутации, второй выход блока управления соединен с первым входом блока вывода, введены блок буферной памяти, элемент И, элементы ИЛИ и триггеры, причем первый вход первого элемента ИЛИ соединен свыходом блока вывода, второй вход которого соединен с выходом блока буферной памяти, первый вход которого подключен к первому р 0 выходу блока управления, второй выход блока управления соединен с первым входом второго элемента ИЛИ, третий выход - со вторыми входами первого и второго элементов иЛИ выходы кото рых соединены соответственно с первыми входами первого и второго триггеров, выходы которых соединены соответ-, ственно с первым и вторым входами элемента И, выход которого подключен к первому входу третьего триггера чет- З 0 вертый выход блока управления соединен со вторыми входами триггеров и с третьим входом элемента И, выход третьего триггера соединен со входом блока управления и со вторым входом блока 35 буферной памяти, группа входов которого. соединена соответственно сб вторыми выходами и решающих блоков.- На чертеже представлена блок-схема устройства. 40Устройство содержит блок 1 ввода, решающие блоки 2, блок 3 коммутации, блок 4 управления, блок 5 буферной памяти, блок б вывода, элементы ИЛИ 7 и 8,.элемент И 9, триггеры 10-12.Решение задач осуществляется приближенными методами численного интегрирования. РезультатЫ решения получаются в виде числовых -значений исковых величин через равные интервалы времени, определяемые заранее выбран ным"шагом решения.Решаемая задача представляется в виде симметричной формы уравнений Шеннона. где Ард и Аук) (3=З,.й) являются постоянными коэффициентами, принимающими значения О или 1 в зависимости от решаемой задачи.Прямоугольные матрицы, составленныеиз коэффициентов А и А вместеРкЬ кй с вектором начальнйх условии У (1Рко1,2Н) полностью задают программу решения задачи.На входы решающих блоков информация подается в виде приращений подынтегральной Функции и переменной интегрирования. Решающий блок оперирует с одноразрядными: приращениями и выполняет следующие операции - цифровое интегрирование, суммирование приращений, функцию знака, ограничение, слежение.Перед настройкой структуры нарешение задачи и выполнением процесса решения производится установка в нулевое положенйе блока 1 ввода, решающих блоков 2 и блока 3 коммутации, блока 5 буферной памяти, блока б вывода и трех триггеров 10-12 подачей соответствующих сигналов с блока 4 управления.Настройка структуры на решение задачи производится как вручную с помощью блока 4 управления, так и автбматически с помощью блока 1 ввода.При настройке структуры вручную спомощью блока 4 управления выполняется следующая последовательность операций.В блоке 4 управления вырабатывается сигнал адреса решающего блока, который поступает на второй вход настраиваемого" реШающего блока 2, Одновременно с сигналом адреса решающего бло- ка поступает код операции и начальные данные. Код операции включает в себя операции цифрового интегрирования, суммирования приращений, функцию знака, ограничение, слежение и признак печати, который необходим для вывода информации из решающего блока на печать.Адрес решающего блока поступаеттакже в блок 1 ввода и с выхода последнего по первой группе входов поступает на соответствующие, входы коммутирующих элементов блока 3 коммутации.Далее в блоке 4 управления вырабатывается сигнал адреса столбца коммутирующего элемента блока коммутации, который поступает в блок 1 ввода и с выхода последнего по первой группе входов поступает на соответствующие входы коммутирующих элементов блока 3 коммутации. Затем в блоке 4 управления вырабатывается сигнал адреса строки коммутирующего элемента, который поступает на блок 1 ввода и с выхода последнего по первой группе входов поступает на соответствующие входы коммутируюЦйх элементов блока 3 коммутации.При совпадении сигналов адреса решающего блока, адреса столбца и адреса781848 15 20 45 строки, определенный коммутирующийэлемент блока 3 коммутации настраицается на пропускание выходйых прираще"ний,поступающих на него с первого выхода соответствующего решающего блока 2на один иэ входов -первой группы входовсоответствующего решающего блока 2. После настройки данного решающегоблока 2 блок 1 ввода устанавливается в исходное состояние сигналом, поступающим из блока 4 управления. Затемпроизводится настройка последующихрешающих блоков 2 и коммутирующихэлементов блока 3 коммутации. При настройке устройства на решение задачи в автоматическом режиме изблока 4 управления в блок 1 ввода поступает сигнал начала настройки. Изблока 1 в соответствующие решающиеблоки 2 и коммутирующие элементы бло-ка 3 коммутации поступают сигналы настройки в той же последовательности,что и при ручном режиме.Решение задачи осуществляется следующим образом,В блоке 4 управления задается не- обходимое количество итераций, в течение которых вычисляется точка решения, т.е. задается шаг решения, и необходимое число точек решения. Затем блок 4 управления вырабатывает команду пуска, которая с третьего выхода блока 4 через элементы ИЛИ 7 и ИЛИ 8 поступает на единичные входы триггеров 10 и 11, Триггеры 10 и 11 устанавливаются в единичное состояние и обеспечивают прохождение с пятого выхода блока 4 через элемент И 9 временного импульса, соответствующегоначалу итерации, в результате чеготриггер 12 устанавливается в единичное состояние и начинает вырабатывать сигнал записи информации, который поступает на второй вход блока 5 буферной памяти и на вход блока 4 управления. По этому сигналу информацияиз тех решающих блоков 2, в код операции которых при настройке занесенпризнак печати, запиеывается в блок 5 буферной памяти. Временным импульсом,соответствующим концу итерации и поступающим на нулевой вход триггера 12,50этот триггер устанавливается в нулевое состояние и выработка длительностью одной итерации сигнала записи информации прекращается. По окончании этого сигнала блок 4 управления вырабатывает одновременно следующие сигналы - сигнал,разрешающий реждение зацачи, который поступает в решающие блоки 2, сигнал считывания информации, который поступает на вход блока 5 буФерной памяти, команда запуска блока ф 0 вывода, которая поступает на вход блока 6 вывода и импульс сброса, который поступает на нулевые входы триггеров 10 и 11 и устанавливает их в нулевое состояние. 65 По сигналу считывания информации из блока 5 буферной йамяти поступает на второй вход блока б вывода и производится печать начальных данных. Одновременно в решающих блоках 2 производится вычисление первой точки решения, при этом обмен вспомогательной информацией между решающими блоками 2 в процессе вычислений производится через блок 3 коммутации,После отработки заданного количества итераций, т,е. заданного шага решения, блок 4 управления вырабатывает сигнал останова, который останавливает процесс решения,и, поступая с четвертого выхода блока 4 через элемент ИЛИ 8 на единичный вход триггера 11, устанавливает его в единичное состояние. Блок б вывода после окончания печати начальных данных вырабатывает сигнал окончания печати, который поступает через элемент ИЛИ 7 на единичный вход триггера 10 и устанавливает его в единичное состояние, а после установки обеих триггеров 10 и 11 в единичное состояние триггер 12 с приходом временного импульса, соответствующего началу итерации, начинает выработку сигнала записи информации, При этом, если время выполнения одного шага решения оказывается больше времени печати результатов, то сигнал окончания печати приходит раньше сигнала останова и лишь только после прихода сигнала останова оба триггера 10 и 11 оказываются в единич"ном состоянии и триггер 12 начинаетвырабатывать сигнал записи информации,а далее выработка всех остальных управляющих сигналов, а также одновременно решение задачи и печать результатов предыдущей точки решения повторяются. Если же время выполнения одного шага решения оказывается меньше временипечати результатов, то сигнал останова приходит раньше сигнала окончания печати. В этом случае лишь только после прихода сигнала окончания печатиоба триггера 10 и 11 оказываются в единичном состоянии и триггер 12 начинает вырабатывать сигнал записи информации, и далее выработка всех остальных управляющих сигналов и одновременное решение задачи и печать результатов, вычисленных в предыдущем шаге,повторяются. После отработки необходимого количества точек решения блок 4управления вырабатывает сигнал окончания решения, который с четвертоговыхода блока 4 поступает на единичный вход триггера 11. По приходу сигналаокончания печати из блока б вывода на,единичный вход триггера 10 вырабатывается"сигнал записи информации, по которому результаты последнего шага реаеиия записываются иэ решающих блбков 2 в блок 5 буферной памяти. Поокончании этого сигнала блок 4 вырабатывает сигналы считыванйя информа781848 формула изобретения аказ 8143/56 Тираж 7 одписн ВНИИ ПП "Патент", г. Ужгород, ул, Проектная,4 ил ции и запуска блока 6 вывода, по которым производится печать результатов последнего шага решения.Таким образом, введение в линейную цифровую интегрирующую структуру новых узлов и связей позволяет совместить во времени процесс вычислений и печать результатов, т.е. производить их одновременно, вследствие чего уменьшается общее время решения задачи, т,е. изобретение позволяет в 1,25 2 раза уменьшить общее время решения задачи. Интегрирующее устройство, содержащее и решающих блоков, блок ввода блок вывода, блок коммутации, блок управления, причем первый выход блока ввода соединен с первыми входами и решающих блоков, а второй выход - со входом блока коммутации, первые выходы и решающих блоков подключены к соответствующим входам блока коммутации, первый выход блока управления соединен со входом блока ввода и вторыми входами и решающих блоков, группа входов каждого решающего блока соединена с соответствующей группой выходов блока коммутации, второй выход блока управления соединен с первым входом блока вывода, о т л и - ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены блок буферной памяти,элемент И, элементы ИЛИ и триггеры,причем первый вход первого элементаИЛИ соединен с выходом блока вывода, второй вход которого соединен свыходом блока буферной памяти, первыйвход которого подключен к первому выходу блока управления, второй выходблока управления соединен с первымвходом второго элемента ИЛИ, третийвыход - со вторыми входами первогои второго элементов ИЛИ, выходы которых соединены соответственно с первыми входами первого и второго триггеров, выходы которых соединены соот ветственно с первым и вторым входамиэлемента И, выход которого подключенк первому входу третьего триггера,четвертый выход блока управления соединен со вторыми входами триггеров и 20 с третьим входом элемента И, выходтретьего триггера соединен со входомблока управления и со вторым входомблока буферной памяти, группа входовкоторого соединена соответственно совторыми, выходами и решающих блоков. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 481916, кл, 6 06 3 1/02, 1975.2. Авторское свидетельство СССРР 532112, кл, С 06 3 1/02, 1976