Микропрограммное устройство управления

, с.е;:ж 2 ь.ОПЙС"АН И Е ИЗОБРЕТЕН ИЯ 769544 Союз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ лнительное к авт. свп 26687 (3 18-24(088.8 ло делам изобретенн и открытий сания 28.10. 45) Дата опубликован 2) Авторы изобретени А, Г. Андрущенко,С. Н, Ткаченко,) Заявитель КРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ бретение относитс хнике и может бы к вычислительиспользовано в д ко Ии Из ной те ЭВМ, орого чеешифра выходом ого ре мРное устройство регистр адреса,информационержки (1.ого устройства экое быстродейо ыи являютствие.Из- . ройствтехничляетсявательпамятижащийчем постра чгруппу известных микропрограммных уступравления наиболее близким по еской сущности и изобретению явустройство (21, содержащее последоно соединенные регистр адреса, блок я информационный регистр; содер разряд совмещения операций, приле признаков информационного региерез дешифратор признаков, первую элементов И, управляемых по втоходу устройства, соединено с едивходом триггера условных перехо иничный выход которого соединен ервый элемент И с первым входом а адреса, а нулевой выкод соединен торой элемент И со вторым входом а адреса, Второй вход первого элесоединен с выходом адресного понформационного регистра. Второй тарого элемента И соединен с перрому вничнымдов, едчерез прегистрчерез врегистрмента Иля ивход в Известно микропрогра авления, содержащее шифратор, блок памяти регистр и элемент зад Недостатками извести ся сложность и нивым входом устройства, выхо рез вторую группу элементов тор кода операции соедине операционного поля информ гистра,Недостатком указанного устроиства яв-ляется низкое быстродействие, которое обусловлено большим промежутком времени между считыванием микрокоманд вне зави- О симости от режима работы устройства. Визвестном устройстве можно реализовать микрокоманды двух типов. При реализа ции микрокоманд первого типа пройсходят одновременная выдача выходных сигналов 5 и проверка логических условий. Такая дисциплина функционирования соответствует случаю, когда логическое условие не входит в распределение сдвигов данной микрокоманды.20 При реализация микрокоманд второготипа одновременная проверка логических условий и реализация микроопераций невозможны, так как тажие логические усло вия входят в распределение сдвигов данной 5 микрокоманды, В этом случае, если значение логического условия после проверки за время 1 равно единице, происходит выдача выходных сигналов в течение времени 1.Если же логическое условие равно нулю,то после проверки логического условиямент задержки соединен со вторым входом дешифратора адреса. Нулевой выход разряда совмещения операций информационного регистра соединен с управляющям входом четвертого элемента И, второйвход которого соединен с выходом третьего элемента ИЛИ и с входом третьего элемента И. Группа входов третьего элементаИЛИ соединена с группой выходов дешифратора кода операции, Выход четвертого элемента И через второй элемент задержки соединен со входами пятого и шестого элементов И, управляющие входы которых соединены соответственно с еди 556065 устройство функционирует так же, как для микрокоманд первого типа.Кроме того, при реализации микро- команд второго типа,и значении логиче- окогО условия, равном нулю, происходит 5 повторное считывание одной и той же микрокоманды, что сопряжено с дополнительными энергетическими затратами, и снижает надежность устройстваЦелью изобретения является повышение быстродействия устройстваПоставленная цель достигается тем, что в микропрограммное устройство управления, содержащее регистр адреса, разрядный вы. .ход которого соединен с первым входом 15 дешифратора адреса, выход которого соединен со входом блока намял, выход ко торого соединен со входом информационно. го регистра, выход признаков которого че. рез дешифратор признаков соединен с вхо дом первого блока элементов И, управляю щий вход которого является входом логических условий устройства, а выход соединен с единичным входом триггера услов ных переходов, единичный выход которо 25 го соедянен с первым входом первого эле. мента И, выход которого соединен с первым входом регистра адреса, второй вход которого соединен с выходом второго элемента И; первый 30 вход которого соединен с нулевым выходом триггера условных переходов, второй вход второго элемента И является адресным входом устройства, второй вход первого элемента И соединен с адресным выходом,З 5 информационного регистра, группа выходов второго блока элементов И является груп пой выходов устройства, группавходов второго блока элементов И соединена с группой выходов дешифратора кода опера цяй, вход которого соединен с выходом операционного поля информационного регистра, введены элементы И, ИЛИ и элементы задержки, единичный выход разряда совмещения операций информационного ре гистра соединен с третьим входом второго элемента И, первым входом первого эле мента ИЛИ и с управляющим входом третьего элемента И, выход которого соединен с первым входом второто элемента 50 ИЛИ, выход которого через первый эленичным и нулевым выходами триггера условных переходов. Выход пятого элемента И соединен со вторыми входами первого и второго элементов ИЛИ, выход шестого элемента И - с единичным входом разряда совмещения операций информационного регистра, а выход первого элемента ИЛИ - с управляющим входом второго блока элементов И.Сущность изобретения состоит в управлении длительностью времени между считыванием микрокоманд в зависимости от типа микрокоманды и значения логического условия.Подключение единоличного выхода триггера совмещения и выхода пятого элемента И через первый элемент ИЛИ к управляющим входам второго блока элементов И позволяет управлять считыванием микро- операций в зависимости от типа ми 1 крокоманды и значений логических условий.Подключение выхода дешифратора кода операции через третий элемент ИЛИ,ко входам третьего и четвертого элементов И, которые управляются выходами разряда совмещения операций, позволяет формировать сигнал считывания следующей мккрокоманды в зависимости от типа предыду щей и значения логического условия.Подключением выхода третьего элемента И через второй элемент ИЛИ и первый элемент задержки ко вторым входам дешифратора адреса образуется цепь подачи сигнала считывания очередной микрокоманды при реализации микрокоманд первого типа,Подключение выхода четвертого элемента И через второй элемент задержки ко входам пятого и шестого элементов И служит для управления работой устройства при реализация микрокоманд второго типа.Подключение выхода шестого элемента И к единичному входу разряда совмещения операций позволяет при реализации микро- команд второго типа в случае нулевого значения логического условия перейти к реализации микрокоманд первого типа без повторного считывания одной и той ке микрокоманды.Соединение единичного выхода триггера совмещения операций с третьим входом первого элемента И служит для разрешения записи единицы в регистр адресаНа чертеже изображена фуикциональ. ная схема устройства.Устройство содержит втооой 1 и первый 2 элементы И, регистр 3 адреса, дешифратор адреса 4, блок памяти Б, информацпционный регистр б, который состоит из поля признаков 7, операционного поля 8, разряда совмещения операций 9 и поля адреса 10 следующей микрокоманды, дешифратор 11 признаков, дешифратор 12 кода операции, первый блок элементов И40 45 50 55 60 65 13, триггер 14 условных переходов, первый элемент ИЛИ 15, второй блок элементов И 16, третий элемент ИЛИ 17, третий 18 и четвертый 19 элементы И, второй элемент задержки 20, шестой 21 и йятый 22 элементы И, второй элемент ИЛИ 23 ц первый элемент задержки 24.Адресный вход 25 устройства предназначен для установки кода начального адреса в регистре адреса 3, вход 26 - для ввода логических условий 26.При единичном значении логического условия триггер 14 устанавливается в единицу, при нулевом значении - в нуль,Устройство реализует микрокоманды двух типов. В исходном состоянии все элементы памяти находятся в нулевом со стоянии. На адресный вход 25 устройства поступает адрес первой считываемой микрокоманды,:которая при наличии сигнала на втором входе дешифратора адреса 4, считывается с блока памяти 5 врегистр 6. Если считанная микрокоманда является микрокомандой первого типа, то разряд сов мещения операций 9 находится в состоянии единицы, При этом сигналом с .выхода разряда совмещения операций 9 через элемент ИЛИ 15 разрешается считывание сиг налов микроопераций с выходов 27 блока элементов И 16. С выходов дешифратора 12 через элемент ИЛИ 17 сигнал через от крытый элемент И 18, элемент ИЛИ 23 поступает на вход элемента задержки 24. Одновременно с этим происходит проверка значения лопического условия, код которого считывается с поля признаков 7 регистра 6 через дешифратор 11. Если значение логического условия равно нулю, то сигналом с нулевого выхода триггера 14 через открытый выход разряда совмещения операций 9, элемент И 1 прибавляется единица к содержимому регистра 3. Если значение логического условия равно единице, то через элемент И 1 с выхода поля адреса 10 регистра 6 в регистр 3 записы- вается код очередной микрокоманды Сигналом с выхода элемента задержки 24, осуществляющего задержку на время выдачи выходных сигналов, опрашивается дешифратор адреса 4 и считывается следующая микрокоманда. Если эта микрокоман. да является микрокомандой первого, типа, то устройство функционирует аналогично описанному. При микрокоманде второго типа разряд совмещения операций 9 регистра 6 устанавливается в нуль, и открывается элемент И 19. Одновременно сигнал с выхода элемента ИЛИ 17 поступает через элемент И 19 на вход элемента задержки 20, осуществляющего задержку на времяпроверки логического условия. Кроме того, в это же время происходит проверка логического условия, считанного с поля признаков 7 регистра 6, Если значение логического условия равно единице, то сигналами с 5 10 15 20 25 зо 35/ выхода элемента задержки 20 и единичного выхода триггера 14 открывается элемент И 22, который через элемент ИЛИ 15 разрешает выдачу сигналов мцкроопераций с блока элемента И 16. Одновременно сигнал с выхода элемента И 22 поступает на вход элемента ИЛИ 23. Далее устройство функционирует так же, как прц реализации микрокоманды первого типа, т. е. происходит выдача сигналов микроопераций с выхода 27, запись адреса следующей микро- команды с выходов поля адреса следующей микрокоманды 10 регистра 6 в регистр адреса 3, далее опрос сигналом с выхода элемента задержки 24 дешифратора адреса 4 и считывание следующей мцкрокоманды.При нулевом значении лопического у 1 словия в случае реализации микрокоманды второго типа сигналами с выхода элемента задержки 20 и с нулевого выхода триггера 14 открывается элемент И 21, который устанавливает в единицу разряд совмещения операций 9 репистра 6, и устрой ство далее функционирует так же, как прц реализации мцкрокоманды первого типа, При этом данная микрокоманда повторно с блока памяти не считывается.Таким образом, в устройстве происходит считывание следующей млгкрокоманды через промежуток времени, длительность которого зависит от типа реализуемой микрокоманды и значения сигналов логических условий. Дополнительное введение элемецтов ИЛИ и задержки указанных связей позволяет существенно повысить быстродействие устройства Формула изобретения Микропрограммное устройство управления, содержащее регистр адреса, разрядный выход которого соединен с первым входом дешифратор а адреса, выход которого сседцнен со входом блока памяти, выход которого соединен со входом информационного регистра, выход признаков которого через дешифратор признаков соединен с входом первого блока элементов И, управляющий вход которого явля.тся входом логических условцй устройства, а выход соединен с единоличным входом триггера условных переходов, единичный выход которого соелшнен с первым входом первого элемента И, выход которого соединен с первым входом регистра адреса, второй вход которого соединен с выхо,1 ом второго элемента И, первый вход которого соединен с нулевым выходом триггера ус. ловных переходов, второй вход второго элемецта И является адресным входом устройства, второй вход первого элемента И соединен с адресным выходом информационного регистра, группа выходов второго блока элементов И является группой выоставитель Г. ПономарТехред И. Заболотнов Корректор С Файн едактор Д. Утехин Заказ 1288/1296 Изд,485 НПО 1 Тоиск Государственного комитета СССР по 113035, Москва, Ж, Раушска. Харьк. фил. пред, Патент ходов устройства, группа входов второго блока элементов И соединена с группой выходов дешифратора кода операций, вход которого соединен с выходом операционно го поля информационного регистра о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в него внедрены элементы И, ИЛИ и элементы задержки, причем единичный выход разряда совмещения операций информационноГо регистра соединен с третьим входом второго элемента И, первым входом первого элемента ИЛИ и с управляющим входом третьего элемента И; выход которого соединен с первым входом второгоэлемента ИЛИ, выход которого через первый элемент задержки соединен со вторым входом дешифратора адреса, нулевой выход разряда совмещения операций информационного регистра соединен с управляющим входом четвертого элемента И, второй вход которого соединен с выходом третьего элемента ИЛИ и с входом третьего элемента И, группа входов третьего элемента ИЛИ соединена с группой выходов дешифратора кода операции, выход четвертого элемента И через второй элемент задержки соединен со входами пятого и шестого элементов И, управляющие входы которых соединены соответственно с единичным и нулевым выходами триггера условных переходов, выход пятого элемента И соединен со вторыми входами первого 10 и второго элементов ИЛИ, выход шестогоэлемента И соединен с единичным входом разряда совмещения операций пнформационного регистра, выход первого элемента ИЛИ соединен с управляющим входом 15 второго блока элементов И. Источники информации, принятые вовнимание при экспертизе:1, Авторское свидетельство СССР 20467351, кл. Ст 06 Р 9/16, 1975.2, Авторское свидетельство СССР463970, кл. б,06 Р 9/16, 1975 (прототип),