Устройство для синхронизации вычислительной системы

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскмкСоцкалмстмческннРеспублик(22) Заявлено 28.07,78 (2 ) 2662617/18-24с присоединением заявки Рй(5 )М. Кл. ( 06 Г 1/04 Государственный комитет СССР до делам изобретений и открытийДата опубликования описания 02,08,80 Н. Е, Алексашина, Н, М, Малярский и Н, Е, Торопова(54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫИзобретение относится к вычислительной технике, а более конкретно к синхронизирующим вычислительным системам.Известна синхронизирующая вычислительная система, содержащая процессор,5 канал, систему синхронизации, которая содержит задаюший генератор, вырабатывающий основную частоту Т, Выход генератора соединяется со входом блоков тактовых центров, которые служат для усиления сигналов Т, Выходы вышеуказанных блоков соединены со входами алементов задержки, выходы которых соединены со входами блоков усилителей синхронизации, вырабатывающих синхросигналы Т 1 и Т 2, с периодом следова ния 450 нс, длительностью 112,5 нс, сдвинутых относительно друг друга на 225 нс, Выходы этих усилителей соединены со входами триггеров синхронизируемой вычислительной системы,И.Недостатком этой системы является большой период следования сигналов синхронизации, а также невозможность регулирования относительного сдвига междусигналами синхронизации Т 1 и Т 2, чтоприводит к неэффективному использованию временных интервалов в промежут-.ках между Т 1 и Т 2 и, следовательно,уменьшает быстродействие вычислительной системы. Наиболее близкой по технической сущности является синхронизируемая вычислительная система, содержашая процессор, пульт управления, устройство канала (мультиплексного и селекторного), синхронизируемые с помощью системы синхронизации, задаюший генератор, выходы которого соединены с входами группы линий задержки, выходы линий задержки соединяются с входами блоков выработки синхросигналов, а выходы блоков выработки синхросигналов соединены с триггерами, входящими в состав процессора, пульта управления и устройства каналов 23.15 20 25 30 35 40 45 50 55 3 75В функциональных схемах процессораи каналов применяется двухфазная система синхронизации, которая используетдля переключения триггеров две посдедовательности синхросигналов С 1 и С 2,сдвинутые на полутакт друг относительно друга, следующие с тактовой частотой6,25 мГц,Недостатком вышеуказанной системыявляется отсутствие. эффективного использования временных интервалов междуфазами С 1 и С 2 последовательностейсинхроимпульсов в пределах рабочегоцикла вычислительной системы при различных величинах времени обработки вкомбинационной схеме, что снижает быстродействие вычислительной системы.Целью изобретения является повышение быстродействия.Поставленная цель достигается тем,что в устройство, содержащее задающийгенератор, группа выходов которого соот-,ветственно подключена ко входам элемен-тов задержки первой группы, группу блоков выработки синхросигналов, каждый изкоторых содержит дешифратор, введенавторая группа элементов задержки, акаждый из блоков выработки синхросигналов дополнительно содержат счетчик,селектор и шесть элементов И, при этомв каждом блока выработки синхросигналов выход счетчика соединен со входомселектора и входом дешифратора, первый,второй, третий и четвертый выходы которого подключены к первым входам соответственно первого, второго и четвертогоэлемента И, первый и второй выходы селектора соединены с первыми входамисоответственно пятого и шестого элементов И, а вторые входы элементов И ивход счетчика каждого из блоков выработки синхросигналов подключены к выходу соответствующего элемента задержки первой группы, причем выходы элементов И каждого из блоков выработки синхросигналов соединены со входами соответствующего элемента задержки второйгруппы, выходы которых являются выходами устройства.Такая схема позволяет получить систему синхронизации с удвоенной частотойсинхросигналов и сдвинутые во временисинхросигнвлы, что дает возможностьболее эффективно использовать временныеинтервалы между синхросигналами, а,следовательно, повысить быстродействиевычислительной системы.На фиг, 1 представлена блок-схемасинхронизируемой вычислительной систе 23144 мьц на фиг. 2 - блок выработки синхросигналов,Устройство состоит иэ задающего генератора 1 системы синхронизации, вырабатывающего исходную последовательность синхросигналов, линии 2 задержки первой группы, служащие для выравнивания во времени исходных сигналов, поступающих на входы блоков 3 выработки синхросиг 10 налов. Выравнивание производится наложением строгих ограничений на допустимые разбросы длин кабелей, по которымпередаются эти сигналы и с помощью регулируемых линий задержки, обеспечивающих точность выравнивания синхросигналов + 1,5 нс, линии 4 задержки второйгруппы, обеспечивающие временной сдвигсинхросигналов, синхронизируемые триггеры 5 процессора 6, пульта 7 управления и селекторного 8 и мультиплексорного 9 устройства каналов, счетчика 10,делящего на четыре исходную последовательность синхросигналов, дешифратора11, элементов 12 И, селектора 13, входы которого соединены с выходами вышеупомянутого счетчика, а выходы со входами элементов И,Введенныйт счетчик 10, соединенный сс дешифратором 11, позволяет получитьсдвиг последовательности С 2 на дискретную величину, равную 1/4 периода машинного такта синхронизируемой системыкак в сторону увеличения интервала между фазами С 1 и С 2 (фаза С 22), так ив сторону уменьшения вышеуказанного интервала (фаза С 21),Введенные в предлагаемую систему синхронизации счетчик и вторая группа линий задержки позволяет обеспечить сдвиг синхросигналов С 22 на д =12 нс и равную 8,5% машинного такта влево, что позволяет выбирать микрокоманду с опережением, необходимым для обеспечения времени, достаточного для срабатывания логики в цепях передачи микро- команды в регистр микрокоманд. Это позволяет увеличить быстродействие системы.Введение селектора 13 позволяет вырабатывать синхросигналы С 10 и С 20, имеющие частоту в 2 раза большую, чем синхросигналы С 1, С 21, С 22, Синхросигналы С 10 и С 20 используются в блоке ускоренного умножения, что позволяет вдвое уменьшить время обработки информации в этом блоке.Целесообразность введения селектора 1 3 позволяет получить синхросигналы уд 5 75 военной частоты С 10 и С 20, использу- емые в блоке ускоренного умножения, входящего в состав процессора синхронизируемой вычислительной системы,Введение в блок выработки синхросигналов селектора 13 для получения синкросигналов удвоенной частоты С 1 0 и С 20 позволяет производить операциюумножения на дереве сумматоров конвейерным способом вдвое быстрее, чем при использовании синхросигналов С 1, С 2,Использование счетчика для получения синхросигналов С 21 и С 22, второй группы линий задержки ддя сдвига синхросигналов, селектора для получения синкросигналов удвоенной частоты позволяет уменьшить время обработки информации в предлагаемой синхронизируемой вычислительной системе в каждом конкретном случае в зависимости от имеющейся глубины логики, что повышает быстродействие системы в целом. формула изобретения 2314отличающееся тем, чтосцелью повышения быстродействия, в него,введена вторая группа элементов задержки, а каждый из блоков выработки синхросигналов дополнительно содержит счетчик, селектор и шесть элементов И, приэтом в каждом блоке выработки синхросигналов выход счетчика соединен совходом селектора и входом дешифратора,10 первый, второй, третий и четвертый выходы которого подключены к первым входам соответственно первого, второго,третьего и четвертого элемента И, первый и второй выходы селектора соединены15 с первыми входами соответственно пятого и шестого элементов И, а вторые входы элементов И и вход счетчика каждогоиз блоков выработки синкросигналов подключены к выкоду соответствующего эле 20 мента задержки первой группы, причемвыходы элементов И каждого иэ блоковвыработки синхросигналов соединены совходами соответствующего элемента задержки второй группы, выходы которых25 являются выходами устройства, Устройство для синхронизации вычислительной системы, содержащее задающий генератор, группа выходов которого соответственно подключена ко входам элементов задержки первой группы, груп 1 пу блоков выработки синхросигналов, каждый иэ которых содержит дешифратор,Источники информации,принятые во внимание при экспертизе1. ТО 156039080.З 0 2. Электронная вычислительная машина ЕС. Под рец. Ларионова А. М.,М., Статистика", 1976, с. 254 (прототип).ШИИПК Заказ 4746/7 ТФилиал ППП Патент 751 Подписжгород, ул. Проектн