Процессор для корреляционного анализа

уОПИСАНИЕИЗО РЕТЕйИЯ Союз Соаетскик Социалистическик Республик(51)М. Кл. 6 06 Г 15/34 с присоединением заявки Но Государственный комитет СССР по делам изобретений и открытийДата опубликования описания 150580 в .Л :4.(54) ПРОЦЕССОР ДЛЯ КОРРЕЛЯЦИОННОГО АНАЛИЗА., а -и Изобретение относится к вычислительной технике, предназначено длявычисления оценок корреляционныхфункций и может быть использовано всистемах обработки информации корреляционного приема сигналов истатистических анализаторах и др.Известны цифровые устройства,выполняющие вычисление оценок корреляционных функций на основе прямыхметодов. Они имеют низкую производительность при большом числе значений аргумента задержки, так какколичество умножений, которые необходимо выполнить, растет пропорционально квадрату количества значенийаргументаИзвестно цифровое устройство, выполняющее вычисление.оценоккорреляционных функций, обладакщее прйбольшом числе значений аргумента задержки высокой производительностью 11 . 25Однако это устройство содержит аналого-цифровые преобразователи (АЦП), блок умножения, сумматор,вычитатель, триггеры, реверсивный счет. чик, регистры, устройства, использукщие преобразование Фурье, и необеспечивает высокой точности корреляционного анализа, так как имеетсяалгоритмическая ошибка, вызваннаяконечностью числа базисных функций,и вносятся инструментальные погрешности, связанные с ошибками округления и приближенным представлениемкоэффициентов фурье. Кроме того,онитребуют сложного Оборудования длявыполнения операций с комплекснымичислами,Устройства, использующие преобразование Уолша, для обеспечения такой же величины общей ошибки требуют существенно большего числа базисных функций, что оказывает отрицательное влияниена производительность таких устройств.Найболее близким к изобретениюявляется устройство, в состав которого входят два входных АЦП,входыкоторых являются соответственно первым и вторым входами процессора,а выходы соединены соответственнос первым и вторым входами первогоблока оперативной памяти, выход которого соединен с первым входом сдвигающего регистра, второй вход ко744601 4торого подключен к выходу счетчсдвигов, а первый выхвд сосчетчика регист ар адреса и ко входу счетчикас первым входом первогосоединен с вигов.д . Кроме того, второй блоккаплинающих сумматорови второго на- опе атпервые в:;одыр инной памяти содержит основкоторых подключены оот т твеннобнторого бло- тий нхоФ ука оперативной памяти т йрети вход блока опвходы и перзый выход основногокоторого соединен с выхоа оперативной памяти являютсяадреса 121 .дом регистра соответственно первым, вторым иВычисление корреляционны фтретьим входами и вторым выходомв устройстве осуществляетсх ункций вто ого бр лока оперативной памяти ается на осно- четве тне быстрбго преобразования Ур ый вход и второй выход основныполнения которого в суммния олша,для ного блок а памяти подключены соотаторах ветствепроизводится сложение или вычитаниенно к первому выходу и перволи ж му входу буферного блошка оервнойНедостатком укаэанно го устройства пе вым в15 "р"0 являются соответственноявляется большая алгориитмическая ошиб- нто огор выходом и четвертым входомка вычислений, вызваннаяторого блока оперативной памяти.нная тем, ч;о На че тфункции Уолша, по которым и ор еже изображена структурнаядится разложение входных просым произво- схема пр лагаеед гаемого устройства (придают большую ошибку представленияпроцессов, мер конкретного выпвыполнения),этих процессов при ограниченном .На каждом из в20 двух входов устройчисле членов ряда. Снижение алгоритми- ., " и 2, соединенныеном ство содержит АЦП 1ческой ошибки в устройстве доствыходами с первым блоком 3 оперативиспользованием большого числа бе достигается ной памяти (БОП)сла аэис- к пе вом), который подключенсла ерному информацио Ому Одуно при этом уст" 5 циклического сройство характеризуется б5 сдвигового регистра 4,ольшим ко- состоящего из с вигличеством элементарных операцийсдвигоного регистра 5(умножение на + 1 и сложен )и инвертора 6, включенного в цепьжение) вь- полняемых сумматорами иР связи, идущей с выходаи, и, следовательно низким быстродействием. 5 нУстройство арактери ет б - йся также боль- равляющий вхошой инструментальной ошибкой вызющ вход регистра 4 соединенванной необходимостью округленияс выходом счетчикаа 7 сдвигов, а входРезультатов при масштабировании вопоследнего - с выхо од м блока 8 эадаизбежание переполнения разрядной4ния коэффициентов. Всетки из-за конечной разрядностдностисумматоров и ОЗУ.суммато овдност у оров 9 и 10, выходы переносаЦель изобретения - повышение точкоторых соединены со нх одами соотности корреляционного анализаветству их блующ х блоков 11 и 12 инверсиистродействия устройства.г анализа и бы- циклического пе еереноса, Выходы блоковПоставленная цель достигается тем 4011 и 12 соединены соотв етственно сто в процессоре используется тес - 9ем, входами младших аэ яр р дов сумматоровтико-числовое преобразование Рейдера,е ся теоре и 10. Вто ой Бр ОП 13 состоит из соеи и кр котором все вычисления выполняютние е дера, диненных между собой в хстд ухстороннейся ввыполняют- связью основного БОП 14 ив кольце целых чисел с помощью БОП 15 опи буферногопростых операций с вдополнительные выход и входци сдвига и сложения, 4 которого сое индля чего в устройство введ нены с входом и выхоблока инверсии циклическво введены два дом блока 16 множу , ения по модулюеского переноса, целого числа. Выхоблок задания коэффициенто бды сумматоров 9ножения по модулов, лок ум- и 10 сое инею целого числа и ин- вхо анертор, вхо и но - д нены с информационнымидами БОП 14, выход которого нвход и выход которого свою оче е ь псоединены соответ50редь подключен ко второмувторым выходом и тветственно со входу егир стра 4. Выход регистра 17и третьим вхо- адреса соединен сдом сднигающего регистра ис адресным нходбмблока 13 и входом блока 8.ды и выходы блоков инверсии цикли- Уст ойстро с вО ычис яет Оценки корпереноса подключены соответ- реляционной Функции с помощью и яомощью пряобратных числовых преобраэовасоответствующих накапливающих телей.сумматоров, вход и выход блока мжения по мод люлока умно- Вычисление корреляционных функпо модулю целого числа под- ций с использованием о тключены соответственно кием ортогональныхк первому преобразователей произвовыходу и четвертому входу втовторого 0 формуле (р изводится пОблока оперативной памяти, второй ныиход которого соединен с четнерт, ым гдходом сдвигающего регистрае г - вектор-столбе с- ц, остоящийи выход блока зэдистра, входиз еэ лания коэффициентов оценки кор у ьтатов вычисленияподключены соответствкорреляционнойственно к выходу 65 функции;.рГ-д2 2 2 М - длина преобразуемой после-.довательности;Т - матрица обратного преобразования;Т - матрица прямого преобразования; 5х - вектор-столбец М чисел,поступающих по первому уходук9 - операция поэлементного перемножения векторов, 1 Оу - вектор-столбец из М чисел,поступивших по второму каналу,дополненных М-М нулями.Для числового преобразования Рейдера матрица преобразований имеетвид 25Матрица Т имеет ту же структурутолько показатели основания 2 отрицательные. Все вычисления ведутсяв кольце целых чисел о модулю числаферма Г = 2 г+ 1 (г - целое). 30Структура матриц Т и Т " такова,чтопреобразование может производитьсяпо быстрому алгоритму с использованием методов, применяемых для быстрого преобразования Фурье, наприМер 35прореживания по времени. При этомпреобразование последовательности иэМ чисел проводится за 1 о 9 М итераций, а в каждой итерации вычисляется - величин видаМ 402А + 2(щод Гг),А + 2(аобу Г ),Поэлементное перемножение реэуль Ятатов прямых преобразований и обратное преобразование производятсятакже по модулю числа Г, Выбор величины Г определяет длину преобразуемой последовательности М и щразрядность операционного устройства,применяемого для преобразования.Устройство работает следующимобразом.АЦП 1,2 преобразуют входные аналоговые сигналы в последовательности55чисел, которые запоминаются в БОП 3.Из БОП 3 числа попарно передаютсячерез циклический сдвиговый регистр4 и в накапливающие сумматоры 9 и 10.Причем, первое из чисел А передаетсябез сдвига, второе число в регистре 4 сдвигается нак разрядов в сторону старших разрядов, что эквивалентно умножению на 2, а затем поступает в накапливающие сумматоры. Сумматор 9 осуществляет сложение, а сумматор 10 вычитание. Таким образом, над числами А и В производятся операции (2). Результаты записываются в БОП 13. Благодаря наличию блоков 11 и 12 и инвертора 6, вычисления производятся по модулю числа Г .Разрядность регистра и сумматоров равна г. В состав блоков инверсии циклического переноса входят схемы, предотвращающие возникновение режима генерации при наличии единиц вб всех разрядах. Блок 8 задания коэффициентов обеспечивает последовательное получение коэффициентов к, необходиМых ддя вычисления преобразования по быстрому алгоритму, и представляет собой цифровой автомат, Управление сдвигами в регистре 4 осуществляется счетчиком 7, в который предварительно записывается нужное числосдвигов из блока 8. В БОП 14 записываются и .считываются результаты про- межуточных вычислений. Промежуточные результаты, записанные в него, снова подаются в циклический сдвиговый регистр 4. Операция (2) .повторяется многократно до полного завер- шения преобразования, Окончательный результат преобразования поступает в БОП 15. В течение времени пока ГОП 14 участвует в следующем преоб-, разовании, БОП 15 осуществляет обменблоком умножения 16, в котором происходит поэлементное перемйожение результатов прямых преобразований в соответствии с выражением (1). Над полученным произведением, переписанным в БОП 14, выполняется обратное преобразование таким же образом, как и прямое, за исключением того,что коэффициенты меняют знак показателя на обратный и становятся 2М - И вычисленных значений, соответствующие апериодической части ре- зультата обратного преобразования, являются точными значениями оценки корреляционной функции исходных входных процессов. В блоках оперативной памяти хра- нятся результаты прямых преобразований, полученных в предыдущих циклах вычислений. Под циклом вычислений понимается выполнение необходимых преобразований, завершающееся обратным преобразованием. Наличие БОП 15 позволяет использовать одно и то же прямое преобразование в нескольких циклах вычислений для тех случаев, когда требуется реализовать максимальный диапазон аргумента задержки, имеющий величину, большую длительности отрезка входной реализации, участвующего в одном преобразовании. Кроме того, наличие ОЗУ дает возможность испольэовать один и тот же результат прямого преобра744601 ИИПИ Заказраж 751 Под МФЯфф;:.:.:-4.,",.:;:у.,4., ,- щж .7 зонания как для получен, 1 взаимно- корреляционной, так и автокорреляционной функции. Все это позволяет дополнительно увеличить производительность процессора.Быстродействие описанного устройства в 6-7 раз выше иэнестного, а точность повышена на несколько порядков,Формула изобретения 1. Процессор для корреляционногоанализа, содержащий два аналого-цифровых преобразователя, входы которыхявляются соответственно первым ивторым входами процессора, а выходы соединены соответственно с первым и вторым входами первого блока ойеративной памяти, выход которого соединен с первым входом сдвигающего регистра, второй вход которого подключен к выходу счетчика сднигов,а первый выход соединен с первым входом первого и второго накапливающих сумматоров, первые выходы которых подключены соответственно к первому и второму входам второго блока оперативной памяти, третий вход которого соединен с выходом регистра адреса, о т л и ч а ю щ и й с я тем, что, с целью повышения точности и " быатродействия, в процессор введеныдва блока инверсии циклического переноса, блок задания коэфФициентов, блок умножения по модулю целого чис" лаи инвертор, вход и выход которого соединены соответственно со вторым выходом и с третьим входом филиал ППП "Патент",г, Ужгород, ул. Проектная,сдвигающего регистра, входы и выходыблоков инверсий циклического переноса подключены соответственно ко вторым выходам и вторым входам соответствующих накапливающих сумматоров,5 вход и выход блока умножения по модулю целогочисла, подключены соответственно к первому выходу и четвертому входу второго блока оперативной памяти, второй выход которого соединен с четвертым входомсдвигающего регистра, вход и выходблока заданиякоэффициентов подключены соответственно к выходу регистра адреса и ко входу счетчика сдвигов.б2. Процессор по п,1, о т л ич а ю щ и й с я тем, что второйблок оперативной памяти содержитосновной и буферный блоки оперативной памяти, причем первый, второй, тре.2 О тий входы .й первый выход основногоблока оперативной памяти являютсясоответственно первым, вторым итретьим входами и вторым выходомвторого блока оперативной памяти,а четвертый вход и второй выход ос-.новного блока памяти подключены соответственно к первому выходу и первому входу буферного блока оперативнойпамяти второй выход и второй вход которого янляются соответственноперным выходом и четвертым входомвторого блока оперативной памяти,Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 468355, кл. С 06 Г 15/34, 1973,2. Авторское свидетельство СССРР 477420, кл. 6 06 Г 15/34, 1973.