Устройство для обнаружения и исправления ошибок

СОЮЗ СООЕТСНИХСОЦИАЛИСТИЧЕСН ИХРЕСПУБЛИК П 91 (1 П А 1 а) 4 Н 03 М 13/00 ВСЕ 1.11 "1 ф" ПИСАНИЕ ИЗОБРЕТЕНИЯАВТОРСКОМУ СВИДЕТЕЛЬСТВУЮФ ОСУДАРСТВЕКН 1 Й КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 21) 3931285/24-2422) 1707.8546) 23.01.88. Бюл. 1 372) А.К.Смирнов, Р,М,СуворовЗ.И.Панкова53) 621.398(088.8)56) Авторское свидетельство СССР482772, кл. С 06 К 5/04, 1974.Авторское свидетельство СССР1180984, кл. С 11 С 29/00, 1984. 54) УСТРОИСТБО ДЛЯ ОБНАРУЖЕНИЯ ИСПРБЛЕНИЯ ОШИБОК 57) Изобретение относится к вычислиельной технике имонет быть испольэоано для обнаруаения и исправленияногобитовых пакетов ошибок в процесе приема и передачи информации поескольким каналам. Работа устройств основана на контроле на четкость двух диагональных векторов,образованных входными словами. С целью повышения достоверности устройства информации от К-каналов, подлеаащая передаче, построчно поступает на вход устройства в блок оперативной памяти, из записанных слов формируют диагональные векторы, которые проверяются на четность в сумматоре по модулю два. Сформированный сигнал отклонения от четности поступает в регистр ошибок, определяющий номер канала, в котором произошла ошибка. При этом иэ оперативной памяти воспроизводится исквзанное слово, которое исправляется в блоке сумматоров по модулю двв. После окончания прие-3 ма весь массив с исправленными ошибками вновь записывается в блок оперативной памяти для выдачи его потребителю. 2 э,п. Ф-лы, 2 ил.авторой вход шестого элемента И, второй вхоД третьего элемента И и первыйвход первого элемента И-НЕ являютсясоответственно вторым, третьим, четвертым и пятым входами блока управления, второй выход первого триггерасоединен с вторым входом первого элемента И-НЕ и является первым выходомблока управления, второй выход второго триггера явпяется вторым выходомблока управления, выход второго элемента ИЛИ соединен с первым входомвторого счетчика и является четвертымвыходом блока управления, второй выход третьего триггера соединен с вторым входом седьмого элемента И и является третьим выходом блока управления, выход седьмого элемента И соединен с вторым входом второго счетчика и является пятым выходом блока управления, выход восьмого элемента И соединен с входом элемента задержки, выход которого является шестым выходом блока управления, выходы второго дешифратора соединены с соответствующими входами третьего элемента ИЛИ и являются третьей группой выходов блока управления, выходы блока элементов И являются второй группой выходов блока управления,1368995 оставитель В.Бородинехред М,ДидыкКорректор М. Пож Тираж НИИПИ Государствен по делам изобрет 13035, Москва, Ж8 ого ний изводственно-полиграфическое предприятие, г.ужгород, ул.Проектная едактор С,Патр аказ 316/57 Подписноомитета СССРоткрытийушская наб д. 4/51368995 Изобретение относится к вычислительной технике и может быть использовано для обнаружения и исправлениямногобитовых пакетов ошибок в процессе приема и передачи информации, поступающей по многим каналам,Цель изобретения - повышение достоверности приема и передачи информации за счет устранения пакетов оши- Обок одновременно в нескольких каналах,На фиг. 1 приведена функциональная схема устройства, на фиг, 2 приведена функциональная схема блокауправления.Устройство (фиг. 1) содержит первый блок 1 элементов И-ИЛИ, выходы2 устройства, шину 3 передачи, первыйблок 4 оперативной памяти, регистр5, блок 6 сумматоров по модулю два,первый сумматор 7 по модулю два, регистр 8 ошибок, выполненный с числомпар выходов, равным числу каналов,первый блок 9 элементов И, первый 10 25и второй 11 элементы ИЛИ, второй 12и третий 13 блоки элементов И, второйблок 14 элементов И-ИЛИ, счетчик 15,четвертый блок 16 элементов И, второй сумматор 17 по модулю два, второй блок 18 оперативной памяти, блок19 постоянной памяти, блок 20 сумматоров, первой 21 и второй 22 блокитриггеров, блок 23 элементов ИЛИ-НЕ,лок 24 упрвл дешифратоформирователь 26, третий триггер 27(сБ-триггер), первый 28 и второй 29триггеры (Б-триггеры), первьп 30 ивторой 31 элементы И-ИЛИ, третий 32и четвертый 33 элементы ИЛИ, первый34, второй 35, третий 36 и четвертый37 элементы И.Регистр 8 ошибок (фиг, 1) содержит первые 38, второй 39, третьи 40элементы памяти, каждыи из которых 45состоит из последовательно соединенных элементов И и регистра сдвига,и элемент И 41,Блок 24 управления (фиг. 2) содержит первый 42, второй 43, шестой44, третий 45, четвертый 46 и пятый47 триггеры, второй 48 и первь 49счетчики, первый 50 и второй 51 дешифраторы, генератор 52 импульсов,блок 53 элементов И, пятый 54, шестой5555, третий 56, четвертый 57, седьмой58, второй 59, первый 60 и восьмой61 элементы И, второй 62 и первый 63элементы И-НЕ, второй 64, первый 65,гтретий 66 и четвертый 67 элементы ИЛИ и элемент 68 задержки.Контроль информации на четность в предложенном устройстве производится совокупностью двух диагональных векторов, При этом адреса контролируемых на четность разрядов соседних каналов первого блока оперативной памяти смещаются блоком сумматоров на щ разрядов один относительно другого, что приводит к увеличению расстояния между признаками ошибок одной строки двух соседних каналов до щ разрядов, Такое смещение позволяет исключить выпадение признаков ошибок при приеме информации, содержащей дефектный массив из щ строк одновременно в любом количестве дефектных каналов при обязательном наличии бездефектного промежутка между дефектными массивами.В процессе обнаружения ошибок при приеме информации только один из контролируемых на четность разрядов находится в зоне дефектного массива, а остальные находятся в зоне бездефектных участков. Исправление ошибок производится циклично, в каждом из циклов корректируются два крайних канала, Скорректированная в каждом цикле инфоРмация записывается в первый блок оперативной памяти. В следующем цикле корректируются следующие два канала и т.д.Предложенное устройство позволяет исключить одну из следующх совокупностей ошибок: любые ошибки в массиве из всех К информационных и,одного контрольного каналов по щ строк в каждом; пакеты ошибок длиной (К+1)х к щ разрядов по одному из двух крайних каналов при отсутствии ошибок в других каналах; пакеты сшибок длиной 2 щ разрядов в К+1/2 каналах, разделенных друг от друга бездефектными каналами. Защитный промежуток между дефектными массивами должен быть не менее 3(к+1)щ строк.При наличии двух пакетов ошибок в соседних каналах, при длине одного иэ пакетов, превышающего щ разрядов, восстанавливаются толвко те ошибки, признаки которых не выпадают в результате их взаимного наложения. При отсутствии ошибок в других каналах искажений информации не происходит.3 1368Устройство работает в трех режиах: передачи информации в блок 2,риема информации из блока 2 в блок4 оперативной памяти, коррекции инрмации, хранящейся в блоке 4 опеативной памяти,В режиме передачи информации поканалам 2(К+1) построчно посупает на первую группу информационых входов блока 1, на управляющийход которого и на первый вход блока4 управления по шине Э поступаютактовье импульсы. Поступающая инормация построчно через блок 1 посупает либо на выходы устройстВа, лио для кодирования на блок 14. В блое 24 управления тактовые импульсыстанавливают триггеры 42 и 46 в сосояние " 1". По переднемУ фронту имульса генератора 52 триггер 47 усанавливается в , снимая запретустановочного входа счетчика 49,оторый начинает работать в счетномежиме по задним фронтам выходных имульсов генератора 52. В дешифраторе0 формируется последовательностьз шести синхроимпульсов А, В, С,Е, Р, длительность каждого из коорых равна периоду Т генератора 52.блоке 53 элементов И формируетсяоследовательность из трех синхроимульсов В С Р, длительностью Т/2.ри этом задние фронты одноименныхнапример В и В С и С Р и Р,)35инхроимпульсов дешифратора 50 и бло.а 53 совпадают. Сигналом с инверсноо выхода триггера 42 через элемент64 снимается запрет с установочых входов счетчика 48 и счетчика 15.Синхроимпульсы А поступают наход счетчика 15, увеличивая на 1 егоыходной код, который через блок 20умматоров поступает на адресныеходы блока 4 оперативной памяти. При 45том на другие входы блока 20 суммаоров с выхода блока 19 постояннойамяти поступает нулевой код, Поинхроимпульсу А, поступающему черезлемент И 36 на управляющий вход блоа 14, строка информации иэ блока 21риггеров записывается в блок 4 памяи по адресу, соответствующему кодучетчика 15. 55По синхроимпульсу В из бпока 4оспроизводится информация первогоиагонального вектора. Для этого поинхроимпульсу В из блока 19 постоян 995 4ной памяти на входы каждого 1-сумматора блока 20 поступает кодМ - ш(1-1)где щ - число, на которое смещеныразряды соседних каналовдиагонального вектора;д 1, 2,(К+1) - номер канала.В каждом 1 сумматоре блока 20 кодМ,. вычитается из текущего выходногокода М счетчика 15. Полученная разность М - М,. поступает на адресныевходы соответствующих -элементовблока 4, на управляющие входы которых с выхода элемента 33 поступаеткоманда воспроизведения. Из блока 4по заданным адресам М - М воспроизводится информация первого вектора, которая через блок 16 элементовИ поступает в сумматор 17 по модулю два.Одновременно по синхроимпульсу Виз блока 19 на входы соответствующего сумматора блока 20 поступает кодш (2 К+1), который в сумматоре блока20 вычитается иэ кода М. Иэ одноканального блока 18 памяти по адресуМ-ш(2 К+1) воспроизводится просуммированная ранее информация второговектора, которая также поступает всумматор 17. На выходе сумматора 17формируется сигнал отклонения от четности совокупности двух векторов,который по переднему фронту синхроимпульса В запоминается в триггере29 и с его выхода поступает на входрегистра 8 ошибок и на выход устройства,Регистр 8 ошибок представляет собой последовательный управляемый регистр сдвига, состоящий из К последовательно включенных ш-разрядных элементов 38 сдвига, одного (К+1) ш разрядного элемента 39 сдвига, ш-разрядных К элементов 40 сдвига и элементаИ 41. Выходы элементов сдвига регистра 8 попарно подключены к элементамИ блока 9, выходы которых подключенык управляющим входам элементов сдвига регистра 8.По синхроимпульсу С информацияв регистре 8 сдвигается на один разряд, а иэ блока 4 воспроизводитсяинформация второго диагонального вектора. При этом из блока 19 на входысоответствующих сумматоров блока 20поступает кодМ= ш(К+1-1.),95 45 5 13689 который в каждом сумматоре блока 20 вычитается из кода И. В результате адреса соседних элементов блока 4 смещаются на ш разрядов в другом направлении по сравнению с ранее рассмотренным формированием разрядов первого вектора. Воспроизведенная информация второго вектора поступает через блок 13 элементов И на информационные входы 2 К сумматора 7 по модулю два. На первый информационный вход сумматора 7 через элемент И-ИЛИ 30, открытый по соответствующему входу единичным сигналом с триггера 42 бло ка 24, и элемент И блока 13 поступает выходная информация регистра 8 ошибок, смещенная на К строк. На выходе сумматора 7 формируется сигнал отклонения от четности второго вектора, который по переднему фронту синхроимпульса С 1 запоминается в триггере 28.По синхроимпульсу Е содержимое триггера 28 записывается в блок 18 памяти по адресу И, где хранится в течение т(2 К+1) тактов до момента ее воспроизведения в блок 17.В результате после поступления каждой строки передаваемой информации на выходы 2 устройства поступает информация с 2(К+1) выходов блока 21 триггеров, а на вход контрольного канала поступают сигналы с выхода триггера 29, которые представляют собой дополнение до четности суммы двух диагональных векторов. Блок 9 и триггер 27 в этом режиме не работают,Для повышения помехоустойчивости устройства в него введены дешифратор40 25 и блок 22 триггеров. Из выходных кодовых сигналов счетчика 15 дешифратор 25 формирует две последовательности импульсов. Первая последовательность импульсов дешифратора 25 соответствует следующим кодовым комбинациям счетчика 15:1, 1+ш, 1+2 ш,1+К щ, 1+(1+2 К) ш, 1+(1+ЗК) ш. Вторая последовательность импульсов дешифратора 25 смещена относительно импульсов первой последовательности на количество строк М массива передаваемой информации, Импульсы первой и второй последовательности попарно подаются с выходов дешифратора 25 на установочные входы триггеров блока 22, В результате на выходах блока 22 формируются управляющие сигналы длительностью М строк, смещенные один относительно другого в соответствиис разностью между кодовыми комбинациями первой (второй) последовательности, При этом первый канал блока16 и (К+1), канал блока 13 открытыдля прохождения информационных импульсов на время с 1 по М кодовыекомбинации счетчика 15, второй каналблока 16 и К канал блока 13 открытына время с (1+ш) по (М+ш) кодовыекомбинации счетчика 15 и т.д. Выходные импульсы блока 18 проходят черезблок 16 элементов И только в течениес 1+(1+2 К) т по М+ш(1+2 К) кодовыекомбинации счетчика 15, а все входыблока 12 элементов И открыты на время с 1+(1+ЗК) ш по М+ш(1+ЗК) кодасчетчика 15,Сигналы разрешения операций дляблока 4 памяти формируются в блоке24 с помощью элементов 66, 61, 68.Объединенные элементом ИЛИ 66 выходные синхроимпульсы АЕ дешифратора50 поступают на один вход элементаИ 61, на другой вход которого поступают импульсы с инверсного выходагенератора 52. На выходе элемента И61 Формируются импульсы длительностью Т/2, передние фронты которых совпадают с передними фронтами синхроимпульсов АЕ. Элемент 68 задерживает выходные импульсы элемента И 61на время (20-30) нс, необходимое дляобеспечения нормальной работы блоков4 и 18.Выходные импульсы элемента 68 задержки подаются на вход разрешенияблока 4 непосредственно, а на входразрешения блока 18 через элементИ-ИЛИ 31, управляемый синхроимпульсами А и Е. На вход записи блока 18поступают синхроимйульсы Е с выходадешифратора 50, В режиме передачи информации на вход записи блока 4 поступают синхроимпульсы А, которые формируются элементами И 36 и ИЛИ 33 повыходному сигналу блока 22 триггеровв интервале с (1+ш) по (М+ш) входныхимпульсов шины 3, В конце передачикаждой строки информации синхроимпульс Г дешифратора 50 через элемент И 60 устанавливает триггер 46в "0, после чего последовательноустанавливаются в "0" триггер 47 исчетчик 49. Синхроимпульсом Р устанавливаются в 0 триггеры блока 21,Передача следующей строки информацииначинается после поступления на входтройства очередного импульса шиныПри поступлении последней М стропередаваемого массива информацииарший разряд счетчика 15 устанаввается в 1 , открывается элемент1 5НЕ 63 блока 25 и его выходной сигчерез элемент ИЛИ 65 поступаетвход элемента И 60, запрещая прождение синхроимпульса Р на нулевойод триггера 46. Триггеры 46 и 47таются в единичном состоянии, Счетк 49 начинает работать в автоматиском режиме, сбрасываясь в "0" поому восьмому импульсу генератораПри этом импульсы по шине 3 наод устройства не поступаютНа выходах элементов 50, 53 и 68ока 24 управления вырабатываютсякие же последовательности импульв, как и при наличии входных тактоимпульсов. Когда в счетчике 15одной код станет равным М+(1+ЗК),гнал с выхода дешифратора 25 постует на вход элемента И 56 блока 25. 25нхроимпульс Е, проходя через элент И 56, устанавливает в " 1" тригр 44. СледуюЩий синхроимпульс Г,оходя через открытый элемент И 57танавливает в "0" триггер 42. Элент И-НЕ 63 закрывается, снимая запт с элемента И 60, Импульсом Г тригр 46 устанавливается в "0", послего устанавливаются в "0" триггер 47счетчик 49. По нулевому коду счетка 49 дешифратор 50 вырабатывает35гнал, устанавливающий в "0" тригр 44. Передача массива информациикончена. При этом в блок 2 передаМ строк информации по К информаонным и одному контрольному каналамш(1+ЗК) строк только по контрольномуналу.В режиме приема информация постует с второй группы входов устройстпо всем 1,(К+1) каналам постчно с тактовыми импульсами ТИ и чез блок 1 элементов И-ИЛИ и элемент34 записывается в блок 21 триггев. В блоке 24 управления ТИ усталивают триггеры 43 и 46 в состояе " 1". Элементы 46, 47, 49, 50, 52,60, 61, 66, 68 блока 24 в режимеема информации работают также,и в режиме передачи. Выходной им 55ьс формирователя 26, сформированпо переднему фронту сигнала 1+1+ЗК) ш с выхода блока 22, устанавает триггер 27 в "0". По синхроимпульсу А производится запись принятой строки информации с выходов блока 21 в блок 4 памяти по адресу, соответствующему коду Х счетчика 15. По синхроимпульсу В из блока 4, воспроизводится информация первого диагонального вектора, а иэ блока 18 воспроизводится просуммированная ранее информация второго диагонального вектора. На выходе сумматора 17 формируется сигнал отклонения от четности совокупности двух векторов, который запоминается в триггере 29 и с ецио выхода поступает на вход регистра 8 ошибок. По синхроимпульсу С информация в регистре 8 сдвигается на один разряд, а иэ блока 4 воспроизводится информация второго диагонального вектора. При этом единичный сигнал триггера 43 блока 24 управления через элемент 32 ИЛИ проходит на управляющий вход элемента И-ИЛИ 30 и разрешает прохождение через него выходного сигнала первого контрольного канала блока 4, который через элемент И первого канала блока 13 поступает на вход сумматора 7.Выходной сигнал сумматора 7 запоминается в триггере 28.Каждая одиночная ошибка в информа" ции, поступающей на вторую группу входов 2 представлена в регистре 8 ошибок двумя признаками, которые формируются при попадании ошибочного бита в сумму по модулю два совокупности двух диагональных векторов. В зависимости от сбойного канала признаки ошибок располагаются в регистре 8 в определенном сочетании. В режиме приема информации счетчик 48 находится в нулевом состоянии. Сигнал дешифратора 51, соответствующий нулевому состоянию счетчика 48, открывает два крайних элемента И блока 9, разрешая проведение коррекции двух крайних первого и (К+1)-го каналов.При наличии ошибок в первом контрольном канале происходит совпадение на одном иэ элементов И блока 9 единичных сигналов признаков ошиб(ьк с входа регистра 8 и с входа элемента И 41, а при наличии ошибок в последнем канале происходит совпадение на другом элементе И блока 9 единичных сигналов с входа и выхода элемента 39 регистра 8. Выходные сигналы блока 9 поступают через соответствюощие инверторы блока 23 на управля 1368995ющие входа сдвигающих элементов регистра 8, запрещая дальнейшее прохождение в регистре 8 совпавших приэиаков ошибок, По синхроимпульсу Д из блока 19 на входы сумматоров 20 поступает код ш(31+1), который в сумматорах блока20 вычитается иэ кода И, Из всехэлементов памяти блока 4 по адресуИ-ш(ЗК+1) воспроизводится информациядефектной строки, которая поступаетна Р-входы регистра 5, По переднему 10 6 производится коррекция дефектной строки информации путем поразрядного суммирования по модулю два выходных кодов регистра 5 и блока 9,По синхроимпульсу Е содержимое триггера 28 записывается в блок 18 памяти по адресу М, где хранится в течение ш(2 К+1) тактов, а содержимое блока 6 через блок 14 записывается в блок 4 памяти по тому же адресу К-ш(ЗК+1), откуда воспроизводилась дефектная строка для коррекции. Для управления блоком 14 формируется сигнал наличия дефектной строки на выходе элемента ИЛИ 11 при совпадении признаков ошибок на одном из элементов И блока 9. На элементе И 37 выходной сигнал элемента ИЛИ 11 стробируется синхроимпульсом 3. В режиме приема информации элементом ИЛИ 33 формируются импульсы записи в блок 4 по совпадению на элементе И 36 синхроимпульса А с выходным сигналом элемента 11,и выходным сигналом блока 22 в интервале с (1+ш) по (М+ш) 20 25 30 35 40 тактов и по совпадению на элементе И37 синхроимпульса Е с выходным сигналом элемента 11 и выходным сигналомблока 22 в интервале с 1+(1+ЗК) ш по М+(1+ЗК) ш тактов.По синхроимпульсу Р триггеры 46, 47 и счетчик 49 блока 24 устанавливаются в "0", Прием следующей строки 45 информации начинается после поступления на вход устройства очередного ТИ,50При поступлении М-й строки принимаемого массива информации старший разряд счетчика 15 устанавливается11 нв, элемент И 35 закрывается посУ 55 ле чего устройство принимает информацию только по первому контрольному каналу через элемент И 34. По всем остальным каналам в блоке 21 сохрафронту синхроимпульса Р 1 эта информация запоминается в регистре 5. В блоке няется нулевая информация, Когда всчетчике 15 выходной код становитсяравным М+ш(1+ЗК), выходной сигналдешифратора 25 совпадает на элементе И 56 с синхроимпульсом Е и устанавливает в " 1" триггер 44. Синхроимпульс Р, проходя через открытыйэлемент И 57, устанавливает в "0"триггер 43, Если после окончанияприема информации ошибок нет, тотриггер 27, подключенный к выходу регистра 8, будет в состоянии "0". Элемент И 54, подключенный к прямомувыходу триггера 27, закрыт, а элемент И 55, подключенный к инверсномувыходу триггера 27, открыт,Выходной импульс элемента И 57через элемент И 55 подтверждает нулевое состояние триггера 45. При нулевом состоянии триггеров 42, 43 и45 на выходе элемента ИЛИ 64 вырабатывается сигнал, запрещающий работусчетчиков 48 и 15, По нулевому состоянию счетчика 49 через дешифратор50 устанавливается в "0" триггер 44.Работа устройства по приему и коррекции информации заканчивается,Если после окончания приема информации имеются нескомпенсированныеошибки, то триггер 27 будет в состоянии1Выходной импульс элемента И 57через элемент И 54 установит триггер45 в состояние "1" и, пройдя черезэлемент,И 58, установит счетчик 15в "0", а в счетчик 48 по счетномувходу занесет " 1", Выходным сигналомдешифратора 51 закрываются два элемента И блока 9, открытые в режимеприема информации, и открываются следующие два элемента И, воспринимающиепризнаки ошибок с второго и К-гоканалов. Сигнал с инверсного выходатриггера 45 через элемент ИЛИ 65 поступает на вход элемента И 60, запрещающий прохождение синхроимпульсов Рна сброс триггера 46. Счетчик 49 переходит в автоматический режим работыот генератора 52, Начинается режимкоррекции информации во втором и К-мканалах, Информация, подлежащая коррекции, хранится в блоке 4 памяти. В режиме коррекции элемент И 36закрыт нулевым сигналом с выхода элемента ИЛИ 10, поэтому запись информации в блок 4 по синхроимпульсу А непроизводится,По синхроимпульсам В,С, Р, Е устойство работает аналогично его раоте в режиме воспроизведения, Отлиие состоит в том, что триггер 43 на-одится в состоянии "О", а триггер5 в состоянии " 1" и его выходнойигнал через элемент 32 открываетлемент 30 для прохождения через нео выходного сигнала первого контольного канала блока 4. Счетчик 49аботает в режиме коррекции толькоавтоматическом режиме, Когда в счетике 13 выходной код становится равым М+(1+ЗК), синхроимпульс Г с выода элемента И 57 поступает на вхо элементов 54 и 55. В зависимостит состояния триггера 27 триггер 45ибо устанавливается в "О", прекращаяальнейшую коррекцию информации, либо 20стается в единичном состоянии. Тога импульс Р с выхода элемента 57оходит через элемент И 58 и увеливает на "1" код в счетчике 48. Выдные сигналы дешифратора 51 подклюны следующие два элемента И блокасчетчик 15 сбрасывается в "О".чинается следующий цикл коррекцииух крайних из оставшихся нескоррекрованных каналов. 30Если после проведения коррекцииного или двух последних каналовиггер 27 останется в состоянии "1",выходной сигнал дешифратора 51рез элемент 67 открывает элемент59. Сигнал с дешифратора 50, соот 35тствующий нулевому состоянию счетка 49, проходит через элемент И 59устанавливает триггер 45 в "О".Режим коррекции заканчивается,Едичное состояние триггера 45 в концеррекции перед его окончательной усновкой в "О свидетельствует о на. -чии неисправленных ошибок в массивеформации. Дальнейшее устранение ошик возможно путем повторного проведея коррекции, начиная с двух крайнихналов 1 и К+1,ормула изобретения 501. Устройство для обнаружения и правления ошибок, содержащее первый ок элементов И-ИЛИ, первый управляий вход которого подключен к шине писи, первый блок оперативной пати, регистр, выходы которого соедины с первой группой входов блокааторов по модулю два, первый сумматор по модулю два, регистр ошибок,первые выходы которого соединены ссоответствующими входами первого блока элементов И, первый и второй элементы ИЛИ, второй и третий блокиэлементов И, второй блок элементовИ-ИЛИ, счетчик, о т л и ч а ю щ е ес я тем, что, с целью повышения достоверности устройства, в него введены четвертый блок элементов И, второй сумматор по модулю два, второйблок оперативной памяти, блок постоянной памяти, блок сумматоров, первыйи втдрой блоки триггеров, блок элементов ИЛИ-НЕ, блок управления, дешифратор, формирователь, три триггера,первый и второй элементы И-ИЛИ, третий и четвертый элементы ИЛИ, четыреэлемента И, первая группа информационных входов первого блока элементовИ-ИЛИ является первой группой информационных входов устройства, шиназаписи подключена к первому входублока управления, выход первого элемента И и выходы первого блока элементов И-ИЛИ соединены с группой входов первого блока триггеров, выходыкоторого соединены с первой группойинформационных входов второго блокаэлементов И-ИЛИ, вторая группа информационных входов которого подключенак выходам блока сумматоров по модулюдва, выходы второго блока элементовИ-ИЛИ соединены с соответствующимиинформационными входами первого блока оперативной памяти, выходы которого соединены с соответствующимипервыми информационными входами второго и четвертого блоков элементовИ, первый из выходов первого блокаоперативной памяти соединен с первыминформационным входом первого элемента И-ИЛИ, выход которого и остальныевыходы первого блока оперативной памяти соединены с соответствующими информационными входами третьего блокаэлементов И, выходы третьего блокаэлементов И через первый сумматор помодулю два соединены с информационным входом первого триггера, выходкоторого соединен с информационнымвходом второго блока оперативнойпамяти, выход которого соединен свторым информационным входом четвертого блока элементов И, выходы которого через второй сумматор по модулюдва соединены с информационным входомвторого триггера, выход которого соединен с информационным входом регистра ошибок, второй выход регистра ошибок соединен с первым входом третьего триггера первый и второй выходы кото 15 рого соединены соответственно с вторым и третьим входами блока управления, первый выход первой группы выходов блока управления соединен с информационным входом счетчика, первым входом третьего элемента И и первым управляющим входом второго элемента И-ИЛИ, второй, третий, четвертый и пятый выходы первой группы выходов блока управления соединены с соответ ствующими адресными входами блока постоянной памяти, выходы которого соединены с первой группой входов блока сумматоров, первая и вторая группы выходов блока сумматоров соединены с адресными входами соответственно первого и второго блоков оперативной памяти, третий выход первой группы выходов блока управления соединен с синхронизирующим входом регистра оши бок, четвертый выход первой группы выходов блока управления соединен с первым входом четвертого элемента И, вторым управляющим входом второго элемента И-ИЛИ, входом записи второго блока оперативной памяти, пятый выход первой группы выходов блока управления соединен с входом первого блока триггеров, первый выход блока управления соединен с первым входом35 первого элемента ИЛИ и вторым входом первого элемента И-ИЛИ, второй и третий выходы блока управления соединены соответственно с объединенными вторым входом первого и первым входом третьего элементов ИЛИ и вторым входом третьего элемента ИЛИ, выходы первого и третьего элементов ИЛИ соединены соответственно с вторым входом третьего элемента И и третьим входом 45 первого элемента И-ИЛИ, четвертый вход которого подключен к третьему выходу регистра ошибок, четвертый и пятый выходы блока управления соединены соответственно с первым и вторым установочными входами счетчика, шестой выход блока управления соединен с входом разрешения первого блока оперативной памяти информационным входом второго элемента И-ИЛИ, выход которого соединен с входом разрешения второго блока оперативной памяти, первый, второй и третий выходы второй группы выходов блока управления соединены с вторыми входами соответственно второго триггера, первоготриггера и первыми входами регистра,вторые входы регистра подключены ксоответствующим выходам второго блокаэлементов И, третья группа выходовблока управления соединена с соответствующими управляющими входамипервого блока элементов И, выходыкоторого соединены с соответствующими вторыми входами блока сумматоровпо модулю два, первыми входами блокаэлементов ИПИ-НЕ и входами второгоэлемента ИЛИ, выходы которого соединены с вторым входом четвертого элемента И, выходы блока элементов ИЛИНЕ соединены с соответствующими управляющими входами регистра ошибок,выходы разрядов счетчика соединеныс соответствующими входами дешифратора и вторыми входами блока сумматоров, прямой и инверсный выходыстаршего разряда счетчика соединенысоответственно с четвертым входомблока управления и вторым входомвторого элемента И, выход которогосоединен с вторым управляющим входомпервого блока элементов И-ИЛИ, первыйи вторые выходы дешифратора соединены соответственно с пятым входомблока управления и установочными входами второго блока триггеров, группавыходов второго блока триггеров подключена к группе управляющих входовтретьего блока элементов И и к первымуправляющим входам четвертого блокаэлементов И, один выход второго блокатриггеров соединен с вторым управляющим входом четвертого блока элементов И, другой выход второго блокатриггеров соединен с управляющим входом второго блока элементов И и стретьим входом четвертого элементаИ, второй группой входов блока элементов ИЛИ-НЕ и через формировательсоединен с вторым входом третьеготриггера, первый выход группы выходов второго блока триггеров соединенс третьим входом третьего элементаИ, выходы третьего и четвертого элементов И соединены соответственно собъединенными первыми и вторыми управляющими входами второго блока элементов И-ИПИ и четвертым входом эле,мента ИЛИ, выход которого соединенс входом записи первого блока оперативной памяти, объединенные шестойвход блока управления и второй входп э И о Р в 1 О 1ч о н н п ф т т ф ю б д е д м д п т д т рвога элемента И и объединенныеорые группы входов первого блокаементон И-ИЛИ и первого элементаявляются второй группой информациных входов устройства, шестой вы 5д первой группы выходов блока упвления, выход второго триггера игходы первого блока триггеров являся выходами устройства.2, Устройство по п. 1, о т л иа ю щ е е с я тем, что регистрибок содержит первые блоки памяти,сло которых равно числу информационканалов, второй блок памяти, треи блоки памяти, число которых равчислу информационных каналов иемент И, выход каждого первого блопамяти соединен с информационнымодом госледующего, выход последнего 20первых блоков памяти соединен сформационным входом второго блокамяти, выход которого соединен с инрмацианным входом первого из треих блоков памяти, выход каждого 25етьего блока памяти соединен с инрмационным входом каждого последуего, выход последнего из третьихоков памяти соединен с первым вхом элемента И, выход которого являся первым выходом регистра, инфорционный вход первого из первых блов памяти является управляющим вхорегистра, объединенные управляюй вход первого из первых блоков па 35ти и второй вход элемента И, объененные управляющие входы каждогоследующего из первых блоков памятикаждого из предыдущих третьих блопамяти и объединенные управляювходы первого из третьих блоковяти и второго блока памяти являся соответствующими управляющимидами регистра, выход последнегопервых блоков памяти и выходы пери второго и третьих блоков памяявляются соответственно вторым итветствующими управляющими выхои регистра.3. Устройство па п. 1, о т л ию щ е е с я тем, чта блок управия содержит элементы И-НЕ, тригы, элементы И, элементы ИЛИ, счети, дешифраторы, блок элементов И,ератор импульсов и элемент задерж 55выход первого элемента И-НЕ соеен с первым входом первого элеменИЛИ, выход которого соединен свым входом первого элемента И,первый выхоц первого триггера соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к первому выходу второго триггера, первый выход третьего триггера соединен с объединенными вторым входом первого и третьим входом второго элементов ИЛИ, выход четвертого триггера соединен с первым входом пятого триггера, выход которого соединен с первым входом первого счетчика, выход которого соединен с входом первого цешифратора, первый выход первого дешифратора соединен с объединенными первыми входами второго элемента И и шестого триггера, вторые выходы первого дешифратора соединены соответственно с первым входом третьего и объединенными первым входом четвертого и вторым входом первого элементов И,соответствующими первыми входами блока элементов И и входами третьего элемента ИЛИ и являются первой группой выходов блока управления, выходы третьего и четвертого элементов И соединены соответственно с вторым входом шестого триггера и объединенными первыми входами первого и второго триггеров, пятого, шестого и седьмого элементов И, выходы пятого и шестого элементов И соединены соответственно с первым и вторым входами третьего триггера, третий вход которого подключен к выходу второго элемента И, выход шестого триггера соединен с объединенным вторым входом четвертого элемента И и первым входом второго элемента И-НЕ, выход которого соединен с третьим входом первого элемента ИЛИ, первый выход генератора импульсов соединен с объединенными вторыми входами пятого триггера, первого счетчика и блока элементов И, второй выход генератора импульсов соединен с первым входом восьмого элемента И, второй вход которого подключен к выходу третьего элемента ИЛИ, выход первого элемента И соеди" нен с первым входом четвертого триггера, выход второго счетчика соединенО с входом второго дешифратора, объединенные вторые входы первого, четвертого триггеров и объединенные второй вход второго, третий вход четвертого триггера являются соответственно первым и шестым входом блока управления, объединенные вторые входы второго элемента И-НЕ ипятого элемента И,