Запоминающее устройство

Соеэ Советских Социалистических Республик(23) Приоритет 6 11 С 21/00 Государствеииый комитет СССР ао делам изобретений и открытий(71) Заявитель 54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к измери-тельной технике и может быть исполь зовано для задержки во времени:случайного сигнала, представленноГо в виде дискретных цифровых отсчетов.Для определения расстояний широко применяются приборы, измеряющие функцию взаимной корреляции между двумя случайными процессами, Наиболее важным и занимающим, как правило, большую часть такого прибора звеном является устройство, обеспечивающее задержку одного случайного сигнала относительно другого 1,Однако, если при построении полярных коррелометров применение этих устройств давало удовлетворительныерезультатИ, то при построении цифровых коррелометров с их использованием схемам задержки присущи такие не" достатки, как низкая надежность и громоздкость.Наиболее близким техническим решением к предложенному является запоминающее устройство, содержащее блок памяти на элементах задержки, информационный вход которого является входом устройства, первые управляющие входы блока памяти соединены с выходами первого регистра, выход блока памяти является выходом устройства, и генератор тактовой частоты 2 .К недостаткам известного устройства относятся громоздкость, так как для организации буферной памяти приходится использовать много дополнительных корпусов микросхем, и низкая надежность, обусловленная тем, что через триггеры буферной памяти проходит вся задерживаемая информация. 15Цель изобретения - повышение надежности устройства,Поставленная цель достигаетсятем, что в устройство введены второйрегистр и триггер, вход которогосоединен с выходом генератора тактовой частоты, выходы триггера подключены ко входам первого и второгорегистров и входам запись-считывание блока памяти, выходы второгорегистра соединены со вторыми управляющими входами блока памяти.Сущность изобретения поясняетсячертежами, где на фиг, 1 изображенасхема предложенного устройства, наФиг. 2 - временные диаграммы егоработы.Запоминающее устройство содержитблок 1 памяти, выполненный на элементах задержки и состоящий из матриц 2 -2, информационный вход, которого является входом 3 устройства,первые и вторые управляющие входы4, и 4 соединены с выходами регйстров 5 и б, а выход является выходом7 устройства, а также генератор 8тактовой частоты, соединенный с триггером 9, выходы которого связаны совходами 10 запись-считываниеблока 1 памяти.Устройство работает следующим об-:разом.15Тактовая частота с генератора 8поступает на счетный вход триггера9, С выхода 0 триггера 9 импульсыпбступают на вход регистра 5 ина входы 10 запись-считываниенечетных матриц блока 1 памяти. С"выхода 1 триггера 9 импульсы поступают на вход регистра б и на входы10 запись-считываниечетных"Мат риц блока 1 памяти, Выходы регистров 255 и б подключены к соответствующимматриЦам блока 1 памяти,Пусть на вход 3 устройства поступает комбинацйя чисел 1011, Всеячейки матриц блока 1 памяти предварительно находятся в нулевой состоянии. В течение интервала временина входе 10 матрицы 24 действует положительный потенциал(Фиг.2,6),. Имеющаяся на входе 3 устройства 1 записывается в ячейкуэтой матрицы, имеющую адрес 00(Фиг.2,г и д) . В течение этого жеинтервала времени происходит считывание информацйи с ячейки под адре Осом 01 матрицы 2 .(Фиг.2, е и ж),запись ее в ячейку00 матрицы .2 З и считывание с ячейки 01 матрицы 24 . Так как предварительно всеячейки имели нулевое состояние, топо окончании интервала времениони останутся в прежнем состояний,кроме ячейки 00 матрицы 2 , куда записана 1.В момент времени 1 меняется сигнал на управляющих входах 4 и 4блока 1 памяти (фиг.2, г и д), исчитывание информации в течение интервала времени 1-С Происходитуже с ячейки под адресом 01(фиг,2,г и д), так как в течениеэтого интервала времени на входах10 этих матриц действует нулевойпотенциал (фиг.2,6), В течение этого же интервала времени должнароисходить запись считанной информа-60ции с ячейки 01 матрицы 24 вячейку 01 матрицы 22 (фиг.2, еи ж) и с ячейки 01 матрицы 2в ячейку 01 матрицы 24., так какв течение интервала времени- 65 на входах.10 матриц 2 и 24. действует положительный потенциал(фиг.2,г),Аналогично интервалу временив течение интервалов времени1-14 1-С й С- происходит запись информации соответственно вячейки 01, 10 и 11(Фиг.2,г и д) матрицы 24, В течениеинтервала 1 -1 д происходит считывание (Фиг.26) информации с ячейки00 (фиг,2,г и д) матрицы 2.Так как в ней записана .1 в течение интервала времени 1 -1 тоэта считанная в течение интервалавремени 14-1 у информация запишетсяв ячейку00матрицы 2 2 (фиг. 2, в),на входе 10 которой в это времяприсутствует-положительный потенциал,Аналогично в течение интерваловвремени 1 о)2-О и - происходит перезапись информации иэ ячеек 01, 10 и 11 матрицы2 (Фиг.2,г и д) соответственно вячейки ф 01, 10 и 11 матрицы 2 (фиг.2, е и ж). В течениеинтервалов времени -и д-ьи 1 р)-122 происходит пеРезаписьинформации из ячеек 0010 и 11 матрицы 2 соответственно в ячейки 00 0110и11матрицы 29, а в течение интервалов времени 2-2,4-1 1 ЫУ и 12 Г 19 из Ячеек000110и11 матрицы 2 в соответствующие ячейки матрицы 24 и т.д.как виднопо выходным сигналамматриц 2 -2 п (Фиг.2,и-м), устройство осуществляет сдвиг информации наФиксированные интервалы времени.Через каждую ячейку памяти проходит лишь 1/к-"Я "часть входной информации, где Ь - количество ячеек водной матрице, Если одна ячейка выйдет из строя, то лишь 1/к-я частьинформации будет ложной. Следовательно,предложенное устройство обладаетповышенной надежностью.Формула изобретенияЗапоминающее устройство, содержащее блок памяти на элементах задержки, информацйонный вход которого является входом устройства, первые управляющие входы блока памяти соединены с выходами первого регистра, выход блока памяти является выходом устройства, и генератор тактовой частоты, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены второй регистр и триггер, вход которого соединен с выходом генератора тактовой частоты, выходы триггера подключены ко входам первого и второго регистров и входамзапись-считываниеблокапамяти, выходы второго регист-ра соединены со вторыми управлянщими входами блока памяти,Источники информации,принятые во внимание при экспертизе703864 Соста Техре Редакто оба Заказ П Патент Филиал 16/45 цниипи го по дела 3035 Москваель А.ВоронинДндрейко Корректор Т, Скворцов Тираж б 81 дарственного коми зобретений и от