Усилитель считывания для матрицы однотранзисторных запоминающих элементов

ПИСАНИЕ, ОБРЕТЕНИЙВТОРСКОМУ СВЧДЕТЕДЬСТВУ аз Советскик 6 О 5 циалистических Республик 1) Дополнительное ву 2 2) Заявлено 09087 б (21) 2396008/18-24присоединением заявки И 9 11 С 7/0011 С 11/40 рственный комиСССРелам изобретени открытий осу(23 рите 5,7 етеиь Ио 17 я 05.05.79 1, 327. (088. 8 Дата опубликования опи торыбрете А.А.Кассихин и П.П,Люмарав 71) Заявител ИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ МАТРИЦЫДНОТРАНЗИСТОРНЫХ ЗАПОМИНАЮЩИХЭЛЕМЕНТОВ Изобретение относится к полупрб водниковой микроэлектронике и может найти применение при разработке МОП- интегральных схем для запоминающих устройств большой информационной емкостиИзвестны усилители считывания, содержащие транзистор для предварительного заряда его узлов до напряжения, близкого к пороговому, и нагруэочные ,приборы, которые во время предварительного заряда выключаются для получения необходимого напряжения предварительного заряда и для снижения рассеиваемой мощности (1), 15Наиболее близким техническим решением является усилитель считывания для матрицы однотранзисторных запоминающих устройств, содержащий пер вый и второй транзисторы, соединенные триггерной связь;о;стоки которых соединены с истоками соответственно третьего и четвертого транзисторов, истоки первого и второго транзисторов соединены со стоком пятого транзистора, исток которого соединен с шиной нулевого потенциала, затвор - с одной иэ тактовых шин и шиной питания (2), 3 Г Их недостатками являются низкая скорость регенерации (восстановления логической 1 и большой Период обращения при работе с запоминающим устройством, даже при значитель-ной проводимости нагруэочйых приборов, увеличивающим потребляемую усилителями считывания мощность, низкая чувствительность, обусловленная возникновением разности опорных напряжений на половинах разрядной линии при раэбалансе их емкостей перед считыванием из элементов памяти эа счет емкостной связи их с шиной предварительного заряда через емкости транзисторов, вызывающей неодинаковые падения напряжения на половинах разрядной линии после выравнивания напряжения в них. Эта раэ ность усугубляется при совместном падении напряжения на половинах разрядной линии, после, включения заземляющего транзистора.Целью Изобретенияявляется повышение чувствительности и быстродействия усилителя считывания, снижение потребляемой им мощности.Поставленная цель достигается тем что усилитель содержит шестой, седьмой и восьмой транзисторы и МОП-кон66160 снСог с ого Оою) денсатор, первый вывод которого соединен со второй тактовой шиной, второй вывод - с затворами третьего ичетвертого транзисторов, стоки которых соединены соответственнО с истоками шестого и седьмого транзисторов, затворы которых подключены ктретьей тактовой шине, а стоки - кшине питания, связанной с затвороми стоком восьмого транзистора, истоккоторого соединен со вторым выводомМОП - конденсатора. 10На фиг.1 дана принципиальная схемаусилителя считывания, На фиг.2диаграмма управляющих сигналов и переходных процессов,Усилитель содержит транзисторы 1 )5и 2 (логические) соединенные триггерной связью, стоки которых соединеныс истоками соответственно транзисторов 3 и 4 (нагрузочных), истокитранзисторов 1 и 2 соединены со стоком транзистора 5, транзисторы б и 7(ключевые), транзистор 8 (заряжающий)МОП - конденсатор 9, шины тактовогопитания 10,11 и 12, шину 13 питанияи шину 14 нулевого потенциала.Усилитель работает следующим образом,Перед началом цикла обращенияполовины разрядной линии 15 и 16 заряжаются транзисторами 17 и 18 доопорного напряжения 1)оп, котороенесколько выше порогового, а накопительные емкости фиктивных элементовпамяти 19 и 20 заряжаются до потен-цйала 0 о 2 промежуточного между уровнями логического 0 и логической 1транзисторами 21 и 22, на затворахкоторых действует между циклами отййрающее напряжение предварительногозаряда 23, С началоМ цикла напряжениесигнала 23 падает до уровня земли, и 40,все транзисторы 17,18,21,22 перестгаютпФбйодить, а адресные сигяалы проходятяа входы дешифратора выбора строк (начертеже не обозначен), который посигналу на шине 11 включаеТ, одну из 45линий выбора строк рабочих ячеекв одной пбловине массива запоминающих элементов и Фиктивных в другой,то есть 24 и, например 25:или 26 и,например 27 При этбм включаются 50выбирающие транзисторы одного рабочего иодного фиктивного элементапамяти и на отрезках разрядной линии,15 и 16 устанавливаются новые потеяциалы,55На стороне триггера, к которой.подключается рабочий элемент памятион принимает два значения 1)1 го.либологгцп "в зависимости от того, что вием хранится,60н Он 1 лог ггсилог"од ои 1щ нс ООН( логЧгг о)1 лоГ ггщ.+ с 5 4где- напряжение на плечах триггера после предварительного за" ряда от истОчника опорного напряже- ния (он.,Злог-огг - напряжение логического О, а Ологци - напряжение логической 1 в элементе памяти, С н - емкость накопйтельного конденсатора, например 28 или 29, Сш - полная емкость одной пОловины разрядной линии 15 или 16, На другой стороне триггера, к которой подключается фиктивный элемент памяти, напряжение всегда равно где Оц- напряжение на накопительной емкости Фиктивного элементапамяти 19 или 20 после окончанияпредварительного заряда от источника 1)он 2, Поскольку к емкостям плечтриггера 15 и 16 подключаются одина"ковые емкости рабочей и фиктивнойячеек то баланс емкостей не нарушается. Считанный из элемента памяти код появляется в виде разницынапряжений на отрезках разрядной;линии 15 и 16, которые для логического О и логической 1 равныНГОГ "С" 2 1 ГОГ ос о С +С (РООГ ГОГос)ш нг 1-лог 1 и 1 лог 1 ц 2 С +С логЧо (онгн аОдновременно, благодаря емкостнойсвязи 9 затворов нагрузочных транзисторов, 30 с тактовой шиной 11, их первоначальное напряжение, доведенноетранзистором 8 до напряжения с токового питания Он эа вычетом порогового,повышается до уровня, превышающегонапряжение стокового питания. Спустянебольшое время, необходимое для извлечения данных из элементов памяти,включается высокий уровень сигнс.ла10 и начинает проводить заземляющийтранзистор 5 Поскольку опорное напряжение Сон на шинах 15 и 16 несколько выше порогового, то оба транзистора 1 и 2 включены и потенциалыобеих шин 15 и 16 начинают падать,причем быстрее на той, потенциалкоторой после считывания иэ элементов памяти был ниже, а в идеальномслучае, когда транзисторы 1 и 2 имеют совершенйо одинаковые геометрические размеры, крутизну и пороговыенапряжения, а емкости шин 15 и 16равны, усилитель считывания можетобнаружить бескояЕчно малую разницу напряжений в фиктивной и рабочейячейках,Б реальной схеме существует несимметрия. Плеч триггера из-за разницы пороговых напряжений транзисторов 1 и 2, геометрических размерових каналов, емкостей шин 15 и 16.Эта,несимметрия приводит к тому,что требуется вполне определенная минимальная величина разности напряжений в рабочем и Фиктивном элемен" те памяти, зависящая от величины разбаланса плеч триггера считывания, Основной вклад в него дает разность пороговых напряжений транзисторов 1 и 2, котоця принципиально ограничивает чувствительность усилителя величиной этой разности, а также разбаланс емкостей плеч усилителя, который усугубляется тем, что рабочая:(на транзисторах 31 и 32) и Фиктивная ячейка (на транзисторах 33 и 34) могут находиться на разных расстояниях от триггера и благодаря конечному времени рас пространения их сигналов по шинам 15 и 16 по-разному влиять на две стороны триггера.1Благодаря соединению затворов транзисторов 3 и 4 через емкость 9 с тактовой шиной 11 и емкостной связи этих затворов с шинами 15 и 16 за счет емкостей затвор - канал, при повышении напряжения на затворах на переднем Фронте сигнала по шине 11 из-за емкости 9 потенциалы шин 15 и 16 получают некоторое положительное приращение, зависящее в том числе от размеров каналов транзисторов 3 и 4. Причем меньшая емкость получает большее приращение напряжения и к моменту включения транзистора 5 ее потенциал оказывается выше потенциала противоположного плеча триггера, имеющего большую емкость. При работе транзистора 5 эта меньшая емкость начинает разряжаться от большего потенциала, а параметры транзисторов 3 и 4 и емкостей шин 15 16 можно выбрать такими, что при падении потенциалов на 15 и 16 она не будет обгонять другое плечо, а направление переключения триггера бу" дет определяться лишь сигналами, Фор мируемыми элементами памяти, а не асимметрией емкостей плеч, и чувстви тельность усилителя в широком диапазоне разбросов емкостей плеч не будет зависеть от величин этого разброса.Следующим включается тактовый сигнал по шине 12 и начинают проводить транзисторы 6 и 7, повышая через открытые транзисторы 3 и 4 потенциал в том плече триггера в котором он был выше после сигнала по шине 10 и данные, которые при считывании из элементов памяти разрушаются, восстанавливаются и возвращаются в,элементы памяти , из которых они, были извлечены. В конкретном столбце элементов памяти, определенном дешифратором выбора столбцов 1 на чертеже не обозначен) включается транзистор 35 по сигналу на входе 36 и считанный из элемента памяти код передается на мультиплексную шинуввод-вывод 34, с которой может быть считан. В конце цикла считывания выключаются выбранные в нем линии выбора.строк и данные Фиксируются в элементах памяти и выключаются сигналы10, 12 и 36, а включается сигналпредварительного заряда 23 и происхо5 дит подготовка к следующему циклуобращения,В цикле записи, в ходе которогопрежнее содержимое элемента памятизаменяется новым, триггер в выбран-,10 ном столбце опрокидывается извне поодному плечу через транзистор 35 кодом, установленнымна мультиплекснойшине ввода-вывода 37. Триггер устанавливает на шинах 15 и 1 б и на на 15 копительной емкости выбранного элемента памяти новые напряжения всоответствии с записываемым числом.В невыбранных столбцах мультиплексная шина 37 не соединяется стриггерами и, они не обмейиваются сней данными, а только восстанавливают напряженйе на накопительных емкостях выбранных в них элементовпамяти, которое спадает со временемпод действием тока тепловой утечкичерез р-и переход. Предлагаемаясхема усилителя считывания обладаетчреимуществами перед известными.В ней полностью устраняется отрицательное влияние разбаланса емкостей плеч усилителя на его чувствительность, вследствие чего можно исключить из фиктивных элементов памяти накопительные конденсаторы, а из35 схем запоминающего устройства-заряжающий их генератор опорного напряжения,За счет последовательного включения мощных ключевых транзисторов би 7, характеристика заряда которых40 38 показана на Фиг,2 с нагрузочными3 и 4, на затворы которых подаетсяблагодаря емкости 9, в качестве которой используется обычная МОП-емкость,напряжение, превышающее напряжение45 стокового питания, характеристиказаряда которых 39, достигнута суммарная 40 характеристика с В 4 разаболее высокОй скоростью нарастаниянапряжения в плече триггера с логической 1 по сравнению с обычнойнагрузкой 41 до уровня 0,9 - максимума при том же самом потреблениимощности в другом плече усилителя слогическим .0, Это преимуществоможет бйть использовано несколькимиразличными путями, Можно получитьзначительный выигрыш в мощности припрежнем быстродействии, можно существенно выиграть в быстродействиипри неизменной мощности, либо одновременно уменьшить потребляемую мощность и улучшиТь быстродействие,Кроме того, вследствие увеличенияуровня логической 1, остающегосяв элементе памяти после выключения65 выбирающеготранзистора и уменьшения1605 ИПИ Заказ 2486/54 аж 680 Подписное енв7 ббуровня логического О благодаряменьшей величинеостаточного напряжения на низкой стороне триггера,которое в известных схемах получается большим из-за высокой проводимости нагрузочных транзисторов, увеличивается сигнал, формируемый элементомпамяти на разрядных линиях и величина накопительной емкости можетбыть уменьшена с соответствующимуменьшением размеров элемента памятии уменьшением размера кристалла ссоответствующим увеличением процентавыхода годных кристаллов,Накопительная емкость может быть уменьшена дополнительно благодаря ,высокой чувствительности предлагае мого усилителя высокой чувствительности предлагаемого усилителя ечитывания даже при значительном разбалансе емкостей его плеч. формула изобретенияусилителем считывания для матрицы однотранэисторных запоминающих элементов, содержащий первый и второй транзисторы, соединенные триггерной И И гу М31 а1. лал ППП Патент,Ужгород,ул.Проектная,4 8(связью стоки которых соединены систоками соответственно третьего ичетвертого транзисторов, истоки пер. вого и второго транзисторов соедине,ны со стоком пятого транзистора,исток которого соединен с шиной ну 5 левого потенциала, затвор - с однойиз тактовых шин и шиной питания,о т л и ч а ю щ и й с я тем, что,с целью повышения чувствительностии быстродействия усилителя, он со"р держит шестой, седьмой и восьмойтранзисторы и МОП-конденсатор, первый вывод которого соединен со второй тактовой шиной, а второй вйвод- с затворами третьего и четвертоготранзистора, стоки которых соединены соответственно с истоками шестого и седьмого транзисторов, затворикоторых подключены к третьей тактовойшине, а стоки - к шине питания, связанной сзатвором и стоком восьмого"О транзистора, исток которого соединенсо вторым выводом МОП -конденсатора,Источники информации, принятыево внимание при экспертизе1, Электроникаф, 1973, Р 19,25 с,48,2. ЭЕЕЕ Тоа воС о 1 Ьобд-Мсье СГО-щз чо 6. 50-10,Ы,1975;р 257Ю