Преобразователь отношения двух частот в код

ОПИСАН И ЕИЗОБРЕТЕН ИяК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1) 66 О 231 Союз Советских Социалистических Республик(51) М 1 чгН ОЗК 13/О лено ением заявки Мо с присо сударственный квинтет(53) елам изобретений и открытий ано 5) Дат публикования описания 30.04.79П, В. Солов заиский радиотехнический институт 54) ПРЕОБРАЗОВАТЕЛЬ, ОТНОШЕНИЯ ДВУВ КОД ОТ Изобретение относится к импульсной технике.Известен преобразователь частоты в код, содержащий сдвигающий регистр, на синхронизирующий вход которого поступает входной сигнал, а на управляющий вход - сигналы запуска, блок логических элементов, управляющее устройство, генератор опорной частоты, формирователь, синхронизатор 1.Данный преобразователь не может производить преобразование отношения двух частот в код.Наиболее близким по технической сущности к заявленному является преобразователь отношения двух частот в код, содержащий управляемый делитель частоты, входы разрядов которого соединены с выходами разрядов счетчика, выходы разрядов управляемого делителя частоты подключены к входам блока логических элементов И, выходы которого соединены с входами разрядов счетчика, информационным входом связанного с выходом первого логического элемента И, один вход которого подключен к шине опорной частоты, второй логический элемент И, один вход которого подключен к шине первого входного сигнала, а его выход соединен с входом триггера и первым входом третьего логического элемента И. Выход триггера соединен через элемент задержки с вторымвходом третьего логического элемента И инепосредственно с первым входом четверто 5 го логического элемента И, выход третьего логического элемента И - с входом управления блока логических элементов И, авыход четвертого логического элемента И -с первым управляющим входом управляе 10 мого делителя частоты 2.Данный преобразователь не обеспечивает достаточной точности,Целью изобретения является повышениеточности,15 Поставленная цель достигается тем, чтов преобразователь отношения двух частотв код, содержащий управляемый делительчастоты, входы разрядов которого соединены с выходами разрядов счетчика, выходы20 разрядов управляемого делителя частотыподключсны к входам блока логическихэлементов И, выходы которого соединены свходамп разрядов счетчика, информационным входом сязаноо с выходом первого25 логического элемента И, один вход которого подключсн к шине опорной частоты, второй логический элемент И, один вход которого подключен к шине первого входногосигнала, а его выход сосдинен с входом3) триггера н первым входом третьего логичс)у М,=т гдеТ= Т= 3ского элемента И, причем выход триггера соединен через элемент задержки с вторым входом третьего логического элемента И и непосредственно с первым входом четвертого логического элемента И, выход третьего логического элемента И - с входом управления блока логических элементов И, а выход четвертого логического элемента И - с первым управляющим входом управляемого делителя частоты, дополнительно введены счетчик, коммутатор, блок вычитания, регистр и блок выделения периода. Вход блока выделения периода соединен с шиной второго входного сигнала, первый выход подключен к второму входу псрвого логического элемента И, а второй выход - к второму управляющему входу управляемого делителя частоты и второму входу второго логического элемента И. При этом один вход регистра соединен с выходом управляемого делителя частоты и одним входом блока вычитания, второй вход которого подключен к входу триггера, а выход блока вычитания соединен с входом дополнительного счетчика, выходом подключенного к управляющему входу коммутатора, информациопныс входы которого соединены с шинами опорной частоты и ее гармоник, а выход - с вторым входом четвертого логичсского элемента И, причем второй вход регистра соединен с выходом третьего логического элемента И.Структурная электрическая схема описываемого преобразователя приведена на чертеже.Преобразователь содержит управляемый делитель 1 частоты, счетчики 2, 3, блок 4 логических элементов И, регистр 5, логические элементы И 6 - 9, коммутатор 10, блок 11 вычитания, триггер 12, элемент 13 задержки, блок 14 выделения периода,На входные шины 15, 16 поданы входные сигналы, на шины 17, 18, 19 - опорная частота и ее гармоники.Выходной код снимается с выхода 20.Принцип работы устройства заключается в следующем.Модулирующая зависимость устройства имеет вид где М. - выходной двоичный код;Р, Р - входные частоты;и - разрядность тока Л,.Реально в устройстве вместо деления частот Р на Р производится деление их периодов, т, е,1/Р, - период частоты Р,;1/Р - псриод частоты Р 35 40 45 50 55 91 65 4Для нормальной работы устройства должно выполняться условиеТу макс - 2 ТХ мннВ работе устройства можно выделить два этапа; преобразование периода Т в двоичный код Ит , деление Т на Т, в результате чего определяется выходной код Ж,.В исходном состоянии счетчики 2, 3 и управляемый делитель 1 частоты установлены в О, а в регистр 5 записана 1 во второй разряд. Кодирование периода Тпроизводится путем его заполнения высокой опорной частотой Р, с помощью блока 14 выделения периода Т, логического элемента И 8 и счетчика 2. Блок выделения периода, основу которого составляет двух- разрядный суммирующий счетчик (не показан), функционирует таким образом, что на первом его выходе высокий потенциал появляется в течение отрезка времени между первым и вторым импульсами частотыР, (т. е, в течение периода частоты), а на втором его выходе - после окончания первого периода той же частоты. Поэтому с приходом первого импульса частоты Роткрывается логический элемент И 8 и в счетчике 2 накапливается код Лсн пропорциональный периоду Т, от 0 до величиныНт . - Т Р,.С приходом второго импульса частотыРлогический элемент И 8 закрывается,прекращая поступление импульсов частоты Р, в счетчик 2. На этом заканчивается процесс кодирования периода Т.Далее начинается второй этап: деление Т на Т. Второй импульс частоты Р, вызывая появление высокого потенциала на втором выходе блока 14 выделения периода, производит перепись кода Ут из счетчика 2 в управляемый делитель 1 частоты и, кроме того, открывает логический элемент И 9,Процесс деления состоит из повторяющихся одинаковых шагов; вычитание из делимого делителя и удвоение полученного остатка.В предлагаемом устройстве деление реализуется следующим образом.Первый (после открывания логического элемента И 9) импульс частоты Рустанавливает триггер 12 в 1. При этом опорная частота Р, с коммутатора 10 через логический элемент И 6 начинает поступать на счетный вход управляемого делителя 1 частоты, списывая его содержимое от величины Лт до 0. К моменту прихода следучющего (второго) импульса частоты Рсодержимое управляемого делителя 1 частоты Лулн уменьшается на величину Р,Ти становится равным7 т, т, ТхРоРф Ру х) где Ньт, - код остатка АТ, = Т - Т после первого шага деления.35 40 45 50 55 60 Второй импульс частоты Р, пройдя логический элемент И 7, открывает блок 4 логических элементов И, через который код Ит, переписывается в счетчик 2, Кроме того, этот же импульс записывает 1 в младший разряд регистра 5. Итак, на первом шаге деления уже реализовано вычитание из делимого Тделителя Т,и получен остаток ЬТ,. Так как делимое оказалось больше делителя, старшей цифре частного присвоено значение 1. Далее должно производиться вычитание Т из удвоенного первого остатка 2 ЬТь Делается это так. После переноса кода остатка Жт, из управляемого делителя 1 частоты в счетчик 2 код Лу-продолжает описываться импульсами частоты Р, от величины Улт, до нуля. В момент обнуления в него переписывается входной код. В данном устройстве входным является код, хранящийся в счетчике 2, Так как в счетчике 2 в этот отрезок времени хранится код Х,т то он переписывается в управляемый делитель 1 частоты, и снова повторяется процесс уменьшения его содержимого (М ) от величины Ньт, до нуля. Пришедший на этом отрезке времени третий импульс частоты Р, как и второй ее импульс, производит перепись из управляемого делителя 1 частоты в счетчик 2 очередного (второго) остатка Ньт, равногот, -- 2 Нт, - Т,Ро Третий импульс частоты Р, как и второй импульс, записывает 1 в первый разряд регистра 5. Записанная ранее 1 к этому времени уже сдвигается во второй разряд регистра 5 с помощью импульса выходной частоты (Рд,), образовавшегося в момент обнуления управляемого делителя частоты.В рассмотренных двух шагах деления делимое (Ти 2 ЬТ) больше делителя Т, поэтому на каждом шаге очередной цифре частного присваивается значение 1 и проводится сдвиг кода частного влево. Пример выбран так, что удвоенный второй остаток меньше делителя, т. е. 2 ЬТ,(ТПоэтому после второго обнуления управляемого делителя частоты в третьем периоде частоты Р(т. е. после пришедших подряд двух импульсов Ру,) на выходе блока 11 вычитания появляется импульс, который записывается в счетчик 3. С коммутатора 10 поступает уже частота Р,/2, и поэтому следующий импульс частоты Р , появляется спустя время, равноето/2т. е. 2 ЬТ,. Так как в данном примереЬТ, + ЬТ, + 21 Т, (Т то на выходе блока 11 вычитания оказывается еще один импульс, который, изменив 5 10 15 20 25 Зо бкод в счетчике 3, переключает коммутатор на выдачу частоты Р/2.В соответствии с этим следующий период частоты Р,.будет в два раза больше предыдущего. Если теперь ЬТ, + ЬТ, + + 2 ЬТ, + 4 ЬТо ( Т, то процесс повторится. Иначе, как в данном примере, повторится ситуация, аналогичная первым двум шагам деления.Предлагаемое устройство позволяет за счет небольшого усложнения схемы одновременно с выполнением операции деления произвести преобразование частоты в код.Использование его в качестве устройства сопряжения частотных датчиков в ЦВМ дает возможность разгрузить последнюю от наиболее трудоемкой для нее операции деления. Формула изобретенияПреобразователь отношения двух частот в код; содержащий управляемьш делитель частоты, входы разрядов которого соединены с выходами разрядов счетчика, выходы разрядов управляемого делителя частоты соединены с входами блока логических элементов И, выходы которого соединены с входами разрядов счетчика, информационный вход которого соединен с выходом первого логического элемента И, один вход которого подключен к шине опорной частоты, второй логический элемент И, один вход которого подключен к шине первого входного сигнала, а выход второго логического элемента И соединен с входом триггера и первым входом третьего логического элемента И, выход триггера соединен через элемент задержки с вторым входом третьего логического элемента И и непосредственно с первым входом четвертого логического элемента И, причем выход третьего логического элемента И соединен с входом управления блока логических элементов И, а выход четвертого логического элемента И соединен с первым управляющим входом управляемого делителя частоты, о т л и ч а ющ и й с я тем, что, с целью повышения точности, в него дополнительно введены счетчик, коммутатор, блок вычитания, регистр и блок выделения периода, вход которого соединен с шиной второго входного сигнала, первый выход блока выделения периода подключен к второму входу первого логического элемента И, а второй выход блока выделения периода соединен с вторым управляющим входом управляемого делителя частоты и вторым входом второго логического элемента И, при этом один вход регистра соединен с выходом управляемого делителя частоты и одним входом блока вычитания, второй вход которого подключен к входу триггера, а выход блока вычитания соединен с входом дополнительного счетчика, выход которого соединен с управляющим входом коммутатора, информационные входы которого соединены с шинами опорной частоты и ее гармоник, а выход коммутатора подключен к второму входу четвертого логического элемента И, причем второй вход регистра соединен с выходом третьего логического элемента И,6602318Источники информации,принятые во внимание при экспертизе1. Заявка Великобритании1365761,кл. 6 4 Н, опублик. 1974.5 2. Заявка Японии43 в 303, кл.110 ДО, опублик. 1968.Составитель В. ЕгороваРедактор И, Грузова Корректоры: Е, Осипова и А. ГалаховаЗаказ 687/15 Изд.271 Тираж 1059 Подписное НПО Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Я(-35, Раушская наб., д. 4,5 Типография, пр. Сапунова, 2