Устройство для передачи данных

Союз Советсва Соцмлистииесюа Республик(22) Заявлено 03,0 6 21) 2357478/18-0 1) М. Кл 04 1 17/0206 Р 3/04 присоедивениевт3) Приоритет дарственными веетвт СССР делам взвбретеей и открытий5,01,795 юллетень2 ванин описания 18 01 7 убликовано ата опублик ДК 621.3. Зап Антимиров рщонов и 71) Заявитель ТРОЙСТЬО ДЛЯ ПЕРЕДАЧИ Изобретение о тельной технике и зовано в управляю машинах для перед центральной пвм системами,тносится к вычисли- может быть испольщих вычислительныхачи данных между ятью и периферийными ок,ессор Известно устройсгво для передачиданных, содержащее звпоминающвй блсвязанный через буферный накопитель спериферийным блоком, блок управления,первый выход которого подключен к управляющему входу буферного накопителя, а второй выход - через блок формирования текущего адреса подключен куправляющему входу запоминающего блока, причем управляющий выход периферийного блока подключен к первому входу блока управления, к второму входукоторого подключен другой выход блокаформирования.текущего адреса, к информационному входу которого и к третьемувходу блока .управления подключен выходпроц в 1,Однако известное устройство не обеспечивает передачу данных без выдачи управляющих команд процессором.Целью изобретения является устранение перерывов в передаче данных при возникновении отказов процессора,Для этого в устройство для передачиданных, содержащее запоминающий блок, связанный через буферный накопитель с периферийным блоком,блок управления, пер О вый выход которого подключен к управляющему входу буферного накопителя, в второй выход - через блок формирования текущего адреса подключен к управляющему входу запоминающего блока, причем управляющий выход периферийного блока подключен к первому входу блока управления, к второму входу которого по подключен другой выход блока формирования текущего адреса, к информационному входу которого и к третьему входу:. блока управления подключен выход процессора, введены блок контроля временного интервала и формирователь ад42868 36реса автоматического считывания, к информационным входам которых подключен выход процессора, к управляющемувходу которого подключен третий выходблока управления, четвертый выход которого подключен к управляющему входуформирователя адреса автоматическогоочитыввния, выход которого подключенк дополнительному информационному входУ блока формирования текущего адреса,а пятый выход блока управления подключен к управляющему входу блокаконтроля временного интервала, выходкоторого подключен к четвертому входублока управления,В таком устройстве перерывов в передаче данных при отказах процессоране наблодается.На чертеже приведена структурнаяэлектрическая схема устройства,Устройство для передачи данных содержит запоминающий блок 1, связанныйчерез буферный накопитель 2 с периферийным блоком 3, блок управления 4,первый выход которого подключен к управляющему входу буферного накопителя 2, в второй выход - через блок формирования 5 текущего адреса подключен к управляющему входу запоминающего блока 1, причем управляющий выход периферийного блока 3 подключенк первому входу блока уцрввления 4, квторому входу которого подключен другой выход блока формирования 5 текущего адреса, к информационному входукоторого и к третьему входу блока управления 4 подключен выход процессора 6, введенные блок контроля 7 временного интервала и формирователь 8адреса автоматического считывания, кинформационным входам которых подключеи выход процессора 6, к уцравляюшему входу которого подключен третий выход блока управления 4, четвертый выход которого подключен к управляющемувходу формирователя 8 адреса автоматического счичивания, выход которогоподключен к дополнительному информационному входу блока формирования 5текущего адреса, а пятый выход блокауправления 4 подключен к управляющему входу блока контроля 7 временногоинтервала, выход которого подключен кчетвертому входу блока управления 4,Устройство для передачи данных работает следующим образом.Устройсзъо для передачи данных работает в двух режимах: в режиме передачи данных по командам процессораи в режиме автоматического списывания,В режиме передачи данных работаначинается с посылки процессором 6последовательности к омвнд поочередно:- в блок управления 4 посылаетсяинформация о виде обмена и номера периферийного блока 3;- в блок формирования 5 записывается адрес зоны запоминающего блока 1,выделенной для передачи или приемаданных;Ф- в блок контроля 7 записываетсяконтрольный интервал времени;- в формирователь 8 адреса вводятсяданные о начальном адресе и размеремассива, подлежащего выводу в периферийное устройство 3 в автоматическомрежиме.После получения информации о видеобмена блок управления 4 посылаетпризнак обращения к запомчнаюшемублоку 1 в процессор 6 и в блок формирования 5. Блок формирования 5 вырабатывает и посылает в эапоминвющийблок 1 сигналы обращения и код адреса. Между буферным накопителем 2 изапоминающим блоком 1 происходит передача данных, после чего блок управления 4 снимает признак обращения к запоминающему блоку 1. К этому моментубуферный накопитель 2 содержит данные для передачи в периферийный блок 3,В зависимости от вида обмена, заданного блоку управления 4, передача в периферийный блок 3 и списывание данныхиз него происхсдит по сигналу запроса,поступающему иэ периферийного блока 3нли по сигналу, формируемому блокомуправления 4. Блок управления 4 посылает в буферный накопитель 2 команду,по которой происходит обмен межцу буферным накопителем 2 и периферийнымблоком 3, Затем блок управления 4 посылает в процессор 6 и в блок формирования 5 признак обращения к запоминающему блоку 1, по которому текущийадрес изменяется на единицу и вырабатываются сигналы обращения и код адреса, т.е. производится очередной циклобмена аналогично описанному выше.После окончания последнего циклапередачи заданной зоны блок формирования 5 посьцает в блок управления 4признак последнего слова массива, покоторому блок управлении 4 прекращает,формировать признаки обращения к запо минаюшему блоку 1 и лосьлать команды в буферный накопитель 2,Устройство для передачи данных переходит в состояние ожидания следующейпосылки последовательности команд из 5процессора 6, после получения которойрежим обмена повторяется.Для разрешения конфликтой ситуацииодновременного обращения к запоминающему блоку 1 и к процессору 6, процес- Осор 6, после получения из блока управления 4 признака обрапения к запоминающему блоку 1 блокирует собственное абрашение к эвпоминаюшему блоку 1. Йляэтого в процессоре 6 может, например, Иприостанавливаться на время обращенияформирование последовательности синхроимпульсов или же задерживаться выполнение микрооперации обращения к запоминающему блоку 1, если признак об Оращения устройства для передачи данныхсовпадает с данной микроопервцией.Одновременно с передачей данныхмежду запоминающим блоком 1 и периферийным блоком 3, блок контроля 7 пометкам времени, поступающим из блокауправления 4, считает контрольный временной интервал, счет продолжается ив состоянии ожидания,При правильной работе процессора 6заданная длительность контрольноговременного интервала заведомо большеинтервала времени между обращениямипроцессора 6 к устройству ши передадчи данных,В режим автоматического списывания устройство переходит по сигналуконца временного интервала, посланного блоком контроля 7 в блок управления 4, Этот сигнал вырабатывается,46если интервал времени между соседними обращениями процессора 6 к устройству для передачи данных превышаетдлительность заданного временного ян4терввла. Первый контрольный интервал формируется блоком контроля 7схемно, при включении системы. В даль.нейшем его значение может заменяться кодом, посылаемым процессором 6в блок контроля 7 при обращении кустройству для передачи данных. Приполучении сигнала нв переход в режимавтоматического списывания блок управления 4 посылает в формирователь8 адреса признак передачи адреса. Формирователь 8 адреса вырабатываеткод и передает его в блок формирования 5. Первоначальный адрес формируется схемно при включении устройства и может затем заменяться кодом,посылаемым процессором 6 в формирователь 8 адреса. После йередачи адресаавтоматического списывания блок управления 4 посылает в блок формирования 5 и в процессор 6 признак обращения к запоминающему блоку 1 и весьцикл обмена проводится аналогично режиму передачи данных по командам процессора. После окончания передачи в периферийный блок 3 содержимого зоныавтоматического списывания, блок формирования 5 посылает в блок управления 4 признак последнего слова массива. При совпадении этого признака сриэаком конца контрольного интервала времени режим повторяется. Послеполучения от процессора 6 соответствующей последователыостп команд устройство переходит в режим передачи данных по командам процессора,Использование предложен ого устройства для передачи данных позволяет передавать информацию из запоминающегоблока вь."числительной машины в периферийный блок в автоматическом режимебез управления со стороны процессора,Это позволяет выполнить ряд дополнительных задач, например контроляи диагностики отказов процессора, Решение подобных задач является особенноважным при отработке управляющих систем с огрвниченным доступом или бездоступа к оборудованию,Форм.ула изобретенияУстройство для передачи данных, содержащее запоминающий блок, связанный через буферный накопитель с цериферийным блоком, блок управления, первый выход которого подключен к управляющему входу буферного накопителя, в второй выход - через блок формирования текущего адреса подключен к упрввляюцему входу звпоминвюпего блока, причем управляюций выход периферийного блока подключен к первому входу блока управления, к второму входу которого подключен другой выход блока формирования текущего адреса, к информационному входу которого и к третьему вхэду блока управления подключен выход процессора, о т л и ч в ю ш е е с я тем, что, с целью устранения перерывов в передаче данных при возннкнове642868 8информационному входу блока формирования текущего адреса, а пятый выход блока управления лодкиочен к управляющему входу блока контроля временногоЮ интервала, выход которого подключен кчетвертому входу блока управления. 7нии отказов процессора, введены блок контроля временного интервала и форми рователь адреса автоматического счизмвания, к информационным входам которыя подключен выход процессора, к управляющему входу которого подключен третий выход блока управления, четвертый вы вд которого подключен к уиравлвоаему входу формирователя адреса автоматического считываниявыход 16 которого подключен к дополнительному Источники информации, принятые вовнимание при экслертиэе1, Патент Франции % 2191770,кл,(3 06 Г 3/04, 1974,Составитель А, ГрачевРедактор А, Зинькаеский Техред Л. Алферова Корректор И, ГоксичЗаказ 7782/55 Тираж 774 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва. Ж, Раушская наб., д. 4/5 филиал НПП Патент", г. Уагородул, Проектная, 4