Устройство для поэлементного фазирования приемников дискретной информации

(Щ 2863 Своз Соеетсюа Социалистичесюа Республик(23) Приоритет -еяударетевнньй наетвт ссср аф данам нэооретвннЯ я втнритнй(71) Заявите 4) УСТРОЙСТВО ДЛЯ ПОЭЛЕМЕНТНОГО ФАЗИРОВАНИ ПРИЕМНИКОВ ДИСКРЕТНОЙ ИНФОРМАЦИИ15 Изобретение относится к электросвяи и может быть- использовано в системах, предназначенных для передачи данных,Известно устройство для поэлеменъного фазирования приемников дискретнойинформации по авт. св. % 540396, содержашее последовательно соединенныезадавший генератор и делитель частоты,выполненный в виде последовательносоединенных триггеров, парафажые выходы которых, кроме триггера старшегоразряда, подключены к соответствующимвходам первого элемента И, выход которого подключен к одному из входоввторого элемента И, входной блок, первый и второй триггеры и третий элементИ, при.этом выход задающего генератора подключен к счетному входу первоготриггера, нулевой выход которого подключен к разрешающему входу триггера младшегс разряда делителя частоты,а единичный выход - к соответствующему входу триггера второго разряда делителя частоты через третий элемент И, к другому входу которого и к нулевым входам второго триггера подключен единичный выход триггера старшего разряда делителя частоты, причем единичный вход второго триггера соединен с выходом входного блока, а единичный выход - с соответствующим входом первого триггера через второй элемент И, нарафазные выходы триггера старшего разряда делителя частоты являются выходами устройства 1Однако известное устройство имеет недостаточную скорость вхождения в синхронизм.Белью изсбретення нвляется увеличение скорости вхождения в синхронизм.Для этого в устройство .для поэлементного фазирования приемников дискретной информации, содержащее последовательно соединенные задающий генератор и делитель частоты, выполненный в виде последовательно соединенных триггеров, парафазные выходы которых,кроме триггера старшего разряда, подщвчены к соответствующим входам нервого элемента И, выход которого подкаочен к одному иэ входов второго элемента И, входной блок, первый и второйтриггеры и третий элемент И, при этомвыход задающего генератора подключенк счетному входу первого триггера, нулевой щавд которого подключен к разрешающему входу триггера младшегоразряда делителя частоты, а единичныйвыход - к соответствующему входу триггера второго разряда делителя частотычерез третий элемент И, к другэму входу которого н к, нулевым входам второго триггера подключен единичный выходтриггера старшего разряда делителячастоты, причем единичный вход второго триггера соединен с выходом входного блока, а единичный выход - ссоответствующим входом первого триггера через второй элемент И, парафазныевыходы триггера старшего разряда делителя частоты являются выходами устройства, введены пять дополнительныхэлементов И и переключатель, при этомвыход первого дополнительного элементаИ через второй дополнительный элемент И подключен к единичному входутриггера старшего разряда делителячастоты и к нулевым входам триггеровдругих разрядов делителя частоты, авыход третьего дополнительного элемента И через четвертый и пятый дополнительные элементы И подключен кпервому и второму дополнительным входам первого триггера соответственно,причем к одному из входов первогои третьего дополнительных элементов Ичерез переключатель поданы соответствующие единичный и нулевой нотенцпалы,к другим входам подключены выходытриггеров соответствующих разрядовделителя частоты, а к двум другимвходам второго и четвертого дополнительных элементов И подключены нулевые выходы триггера старшего разряда делителя частоты и второго триггера соответственно, единичные выходыкоторых подключены к двум другимвходам пятого дополнительного элемента И соответственно выход которогоподключен к дополнительному вхсдутретьего элемента И.На чертеже приведена структурнаяэлектрическая схема устройства,Устройство для иозлементного фази-рования приемников дискретной информа 5 10 15 20 ЗО 35 40 45 50 55 ции содержит последовательно соединенные задающий генератор 1 и делитель2 частоты, выполненный в виде после. довательно соединенных триггеров3-1 - 3- 9 парафазные выходы которых, кроме триггера 3-О старшего раз=ряда, подключены к соответствующимвходам первого элемента И 4, выходкоторого подключен к одному из входоввторого элемента И 5, входной блок 6,первый 7 и второй 8 триггеры и третий элемент И 9, при этом выход задающего генератора 1 подключен к сче =ному входу первого триггера 7, нулевойвыход которого подключен к разрешающему входу триггера 3-1 младшего раз=ряда делителя 2 частоты, а единичныйвыход - к соответствующему входу триг гера 3-2 второго разояда делителя 2через третий элемент И 9, к другомувходу которого и к нулевым входамвторого триггера 8 подключен единичный выход триггера 3-Ц старшего разряда делителя 2, причем единичныйвход второго триггера 8 соединен с выходом входного блока 6, а единичныйвыход с соответствующим входом первого триггера 7 через второй элементИ 5, Устройство содержит также пятьдополнительных элементов И 10 - И 14и переключатель 15, при этом выходпервого дополнительного элемента И 10через второй дополнительный элементИ 11 подключен к единичному входутриггера старшего разряда 3-И делителя частоты 2 и к нулевым входамтриггеров 3-1, 3-2 других разрядовделителя частоты 2, а выход третьегодополнительного элемента И 12 черезчетвертый и пятый дополнительные элементы И 13 и И 14 подключен к первому и второму дополнительным входампервого триггера 7 соответственно,причем к одному из входов первого итретьег о дополнительных элементовИ 10, И 12 через переключатель 15поданы соответствующие единичный инулевой потенциалы, а к другим входамподключены выходы триггеров 3-13-соответствующих разрядов делителя 2, к двум другим входам второгои четвертого дополнительных элементовИ 11, И 13 подключены нулевые выходы триггера 3- Ц старшего разряда делителя 2 и второго триггера 8 соответственно, единичные выходы которых подключены к двум другим входам пятогодополнительного элемента И 14 соот ветственно, выход которого подключенк дополнительному входу третьего элемента И 9,Устройство работает следующим образом.При подаче на общий контакт переключателя 15 потенциала логического"0 элементы И 10 и И 12 оказываются запрещенными и, в свою очередь,выходными сигналами запрещают работуэлементов И 11- И 14, При отсутствиивходного сигнала на единичном входетриггера 8 последний сигналом с выхо.=да триггера старшего разряда 3-д де=лителя 2 частоты сбрасывается в состояние 0" и элемент И 5 в этомсостоянии запрещается, Таким образомисключается воздействие управляющихсигналов на триггеры 3-1 - 3-делителя 2 и последний работает в режиме деления частоты нац,Если на единичный вход триггера 8поступает сигнал в зоне опережения,то в момент, когда состояние делителя2 становится равными/Й (например,для Я =800, Я ( 2- 1=399), срабатывает элемент И 4 и через элементИ 5 потенциал логической "1 поступает на вход разрешения записи 1 ф втриггер 7, Очередным импульсом тритгера 7 устанавливается в состояние1 , триггеры 3-1 - 3- Я делителя 2устанавливаются и состояние Оф, триггер старшего разряда 3- д делителя 2частоты переходит в состояние "0", ипо цепи: единичный выход триггера3-, элемент И 9 записывается единипа в триггер 3-2 делителя 2 по значащему моменту сигнала триггера 3- И .Последующий импульс с вь:ход задающего генератора 1 пе воспринимаетсяделителем 2, так как соответствующиевходы триггера 3-1 запрещены сигналом с нулевого выхода триггера 7, носбрасывает триггер 7 в состояние 0.Если же триггер 8 устанавливаетсяв состояние "1в зоне отставания, тоустройство работает аналогичным образом, однако импульс записи единицы втриггер 3-2 делителя 2 не формируется, так как логический элемент И 9сказывается запрещенным в зоне опережения до прихода импульса, определяющего величину рассогласования вэтой зоне, В итоге получается не добавление одного импульса, как в зонеопережения, а запрещение одного импульса независимо от величины рассогласования фаэ входного и формируемого сигналов.При установке переключателя 15 в состояние, когда на его общем контакте будет потенциал логической 1,", эпеменгы И 10 и И 12 включены и рабо тают допопнительно элемент И 11 - И 14, причем вышеописанные режимы работы сохраняются.При отсутствии входного сигнала элементы И 5 и И 14 запрещены си 1 налом логического О" с единичного выхода триггера 8; элемент И 13 разрешен сигналом с нулевого выхода этого же триггера 8, В зоне опаздывания сигнал с выхода элемента И 12, определяющий единичные состояния К первых, начиная с младшего, триггеров 3-1 и 3-2 делителя 2 частож, через элемент И 13 проходит на вход разрешения записи 1" в триггер 7, Очередной импульс сбрасывает первые К триггеров триГгеры (3-1 и 3-2) в состояние О, а триггер 7 - в состояние 1, Последующий импульс с выхода задающего генератора 1 не воздействует на делитель 2 и сбрасывает в 0" триггер 7, Таким образом происходит запрещение каждого 2 + 1 импульса до тех пор, пока в зоне опаздывания задающий генератор 1 не выдаст количество импульсов, равное Я/Я(где З - коэффициент деления делителя 2 частоты), причем в этом. случае делитель 2 зафиксирует строго определенное количество импульсов, мень шеЯ 2. Элемент И 10 дешифратор этого состояния. Сигнал с выхода элеменга И 10 при отсутствии входного сигнала в зоне опаздывания сбрасывает триггер 3- И делителя 2 в состояние 1 , а все другие триггеры делителя 2 - в состояние О, снимая тем самым ненужную коррекцию в этой зоне. В случае, если входной сигнал попадает в зону опаздывания, триггер 8 устанавливается в состояние 1" и элемент И 11 запрещается, одновременно разрешается элемент И 5 и на границе зоны опаздывания происходит запрещение одного импульса, обусловленное срабатыванием элемента И 4, как объяснялось ранее, Таким образом, количество запрешенных по входу импульсов пропорционально рвссогласованию в зоне опаздывания.В зоне опережения эле 1 енты И 5, И 13 и И 14 запрещены до приколавходного сигнала, которым триго ер 8 устанавливается в состояние "1 ф раз решается элемент И. 14, и сигнал логической 1", определяемый срабатыванием элемента И 12, проходит через элемент ф 14 на вход триггера 7. Очередной импульс задающего генератора 1 сбрасывает первые К триггеров делителя 2 частоты в состояние фОф и устанавливает в состояние 1 триггер 7. йо заданному фронту сигнала с выхода элемента И 14 триггер 3-2 делителя 2 устанавливается в состояние 1. Последующий импудьс,задающего генератора 1 не воспринимается дедитедем частоты 2, а сбрасывает триггер 7 в состояние фО" (так как предыдущим импульсом был снят сигнал логической единицы с выхода элемента И 12). В конце зоны опережения срабатывает эдемент И 4 и происходит добавление импульса на границе зонкак описывалось выше. Таким обпазом, количество добавляемых имульсов в зоне опережения пропорцио нально рассогласованию сигналов,Предложенное устройство по сравнению с известным за счет введения пропорционального фазирования позволяет расширить область его применения и увеличить скорость вхождения в синхронизм, Оно может применяться как при подаче текстов вида (1:1), случайного вида, так и специальных текстов вида 1 64, 1:128 и тц. 642863 8Формула изобретенияУстройство для поэлементного фазирования приемников дискретной информа 5ции по авт, св, % 540396 о т д и -. 1ч а ю щ е е с я тем, что, с целью увеличения скорости вхождения в сннхронизм, введены пять дополнительных элементов И и переключатель, при этом10выход первого дополнительного элемента И через второй дополнительный элемент И подключен к единичному входутриггера старшего разряда делителя частоты и к нулевым входам триггеров других разрядов делителя частотам, а выходтретьего дополнительного элемента Ичерез четверзъй и пятый дополнитель ные элементы И подключен к первомуи второму дополнительным входам перваго триггера соответственно, причемк одному из входов первого и третьегодополнительных элементов И через перекдючатедь поданы соответствующиеединичный и нулевой потенциалы, кдругим входам подкдючены выходы триггеров соответствующих разрядов делителя частою, а к двум другим входамвторого и четвертого дополнительныхэлементов И подключены нулевые выхе"36 ды триггера старшего разряда делителя частоты и второго триггере соответственйо, единичные выходы которыхподключены к двум другим входам пятого дополнительного элемента И соответственно, выход которого подключенк дополнительному входу третьего элемента И.