Запоминающее устройство

Сеюз Севеижик Сецнаиистичесииа РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ оо 641500(22) Заявлено 170676(21) 2373267/18-24с присоединением заявки И(23) ПриоритетОпубликовано 050179.Бюллетень1Дата опубликования описания ОЬ 01,79(51) В. Кл. С,11 С 17/ОЭ Государстеенный комнтет СССР по делам нзобретеннй н,отнрмтнй(088.8) Е,А, Брик и Д, С, Траст янецкий, яЯ 1 Щ ЗОЙ 3 ййй ТИт,",1 Р,ая:Киевский ордена Трудового Красного Знамени йзавод вычислительных и управляющих машин БЙ.:(54) ЗАПОИИНМЫЕЕ УСТРОЙСТВО Изобретение относится к области автоматики и вычислительной техники и может быть использовано в запоминающих устройствах.Известно полупроводниковое запоминающее устройство (ПЗУ),содержащее блоки памяти в интегральном исполнении и дешифратор, подключенные к адресным шинам, Недостатком запоминающего устройства являются высокие требава ния, предъявляемые к блокам памяти 1Наиболее близким техническим реше" вием к данному изобретению является запоминающее устройство, содержащее основные блоки памяти, накопители 5 которых соединены с соответствующими дешифраторами и адресными шинами.Входы каждого блока памяти подключены к адресным шинам, каждый блок памяти содержит встроенный адресный Э 3 дешифратор. При числе выходных разрядов и устройству требуется в блоков памяти на - разрядов. Информация внблоки памяти может быть занесена, например, путем расплавления перемычек модулей в цепях разрядов, в которые должен быть занесен код О. Блоки, поступающие на сборку, должны содержать перемычки во всех разрядах по всем адресам, причем все разряды блоков памяти должны быть исправными. Такое требование к блокам памяти вынуждает браковать блоки, содержащие хотя бы один неисправный разряд по любому адресу. Если в процессе программирования ПЗУ возникает сшибка хотя бы в одном разряде одного иэ слав блока памяти, такой блок также необходимо браковать. Все это уменьшает выход годных блоков и увеличивает стоимость постоянного запоминающего устройства. Кроме того, в процессе эксплуатации часто возникает необходимость скорректировать информацию по нескбльким разрядам. Если требуется скорректировать информацию в в числах (ВИгде и -колйчество слов), причем подлежащие коррекции разряды каждого направляемого числа расположены в разных блоках памяти, то необходимо заменить все блоки устройства 21 .Белью изобретения является повышение надежности устройства путем коррекции информации.Поставленная цель достигается тем, что устройство содержит дополнительные блоки памяти, накопители которых соединены с соответствующими дешифраторами, два элемента И, элементы ИЛИна каждый разряд блока памяти, элементы НГ и дополнительный дешифратор,управляющиее БхОд катОрага через Одиниз элементов НЕ соединен с Одним изВыходов Второго дополнительного блокапамяти, другие выходы которого подкл 20 чены к соответствующим Входам допалнительнага дешифратора, саециненногочерез соответствующие элементы НЕ савтОрыми ВхоДами пе)вых элементОВ Ипервые Входы которых соединены с. Вы"ходами Основных блоков памяти, выходыпервого дополнительного блока памятисоединены с первыещ входами соответстВующих вторых элементов И вторые входы которых подключены к соответствующим элементам НЕ и выходам допалнительнага дешифратора, Выходы элемен"тав И соединены с входами соответствующих элементов ИЛИ.На чертеже представлена блок-схема запоминающга устройства,Запомиееающее устройства содержитеп Основных блоков памяти 1, входыкоторых падключены к шинам адреса 2.В,каждом основном блоке памяти 1,хранятся;"- - разрядныекоды, являющиеся(в -най частью полных П -разрЯДееых чисел В первОМ ДОпалнительном блоке памяти 3 хранятся П)еп -разрядееые ЕеОдые а ВО ВтОром дапОлнительном блоке памяти 4 - (60 Д щ Ф 1 )разрядные коды. Входы дополнительныхблоков памяти 3,4 подключены к шинамадреса 2, Выхоцы основных блоковпамяти 1 подключены к первым входампервых элементов И 5, вторые входыкоторых для каждой группы из - раз-Прядов объединены и подключены черезэлементы НЕ б к соответствующим выходам дополееительнаго деееифратара 7.Дополнительный дешифратор 7 имеет п 1Выходов, Выходы второго дополнительного: блока памяти 4 распределены сле,цующим образам 1 а ееевыходов саеди 2иены со входами дополнительного дешифратара 7, а (Ссц еи + ( )-й Выходчерез элемент НЕ 8 соединен с управ")еяющим входам дополнительного дешифратора 7. Выхоцы первого дополнительного блока памяти 3 падкхеючеееы кпервым входам вторых элементов И 9,причем первый Выход дополнительногоблока памяти 3 соединен с первымивходами Вторых элементов И 9, принадлежащих, первому, ( +1)-му,и(2 +1) -му и т,д. разрядам, второйВыход первого даполнительнога блокапамяти 3 соединен с первыми Входамивторых элементов И 9, принадлежащих второму, 1 +2)-му, (2 в " +2)-муи т.д, разрядам. Вторые входы вторыхэлементов И 9 для каждой группы разрядов объединены и подключены к соответствующему Выходу дополнительногодешифратора 7. Выходы первых элементов И 5 и вторых элементов И 9 вкаждом разряде подключены ко входамэлементов И 31 И 10. Все ячейки дополнительных блоковпамяти 3 и 4 перед установкой их вустройство должны быть исправными,Основные блОки пдмятел 1 мОгут иметьзначительное числа нейсправееых ячеек(под ячейками понимается -, разрядов, расположенных на одной число 5 вой шине основного блока памяти 1,количество неисправных разрядов внеисправной ячейке может быть любымот 1 да -"-), На основные блоки павмяти 1, устанавливаемые в запомина)О еощее устройство, накладывается ограничение: на одна число, т,е. Наодин адрес, допускается не болееодной неисправной ячейки, расположенной в любом из ее основных блоковпамяти 1. Занесение информации асу"ществляется следуеощим образом. Висправные ячейки еп основных блоковпамяти 1 информация заносится, например выжиганием перемычек в разрядах, в которых должны быть нули.В ячейках дополнительных блоков памяти 3 и 4, соответствующих данномучислу, оставляют все перемычки, этимобеспечивается возможность в будущемиспользовать эти ячейки для коррекции инФормации. Если в данном числимеется одна неисправная ячейка водном из основных блоков памяти 1,та в дополнительном блоке памяти 3,в ячейку соответствующую данномучислу, заносят кад, который требуется занести в неисправную ячейку. Вячейку блока памяти 4, соответствующую даннОму числу занОсят дВОичееыйкод номера оснавееого блока памяти 1,35 содержащего неисправную ячейку, аВ (Со в + 1 ) -й разряд заносяткад О. Пусть, например, - 4, Еп-"8,П = 32, 6 о 8 =3. Пусть ячейка основного блока памяти 1, имеющего номер40 2, исправна и в нее следует занестикод 1011, тогда заносимый код имеетвид (код остальных ячеек основныхблоков памяти 1 с номерами 0,1,3ееене показан),ячейка основного блока памяти 1 сномером 2 - 101145 ячейка дополнительного блока памяти 4 - 1111ячейка дополнительного блока па"мяти 3 - 1111.Если указанная ячейка основного50 блока памяти 1, имеющая номер 2,неисправна, то заносят код:ХХХХ01001011где Х - произвольный код неисправнойячейкиУстройство работает следующимобразом.Код адреса, поступающий по шинам2, выбирает ячейки в основных блокахпамяти 1, Кад с выходов основныхблоков памяти 1 поступает на первыевходы первых элементов И 5, Еслисреди выбранных ячеек нет неисправных,то на вход дополнительного дешифратора 7 поступает код од э единиц.С выхода (Вог е +1)-го разряда догполнительного блока памяти 4 на элемент НЕ 8 поступает код 1, с выхода элемента НЕ 8 снимается нулевой уровень (код 0), запрещающий срабатывание дополнительного дешифратора 7. На выходе дополнительного дешифратора 7 установятся нулевые уровни, а после элементов НЕ 6 установятся высокие уровни, поступающие на вторые входы первых элементовИ 5.Код числа из основных блоков памяти 1 через элементы И 5 поступают на элементы ИЛИ 10, на выходах которых устанавливается код числа. В то же время нулевые уровни с дополнительного дешифратора 7 поступают на вторые входы вторых элементов И 9, запрещая их срабатывание.Если же, например, в основном блоке памяти 1 с номером 2 по данному адресу имеется неисправная ячейка, то на вход дополнительного дешифратора 7 поступает код номера этого основного блока памяти 1, а с (8 О п+ +1)-го разряда поступает сигнал нулевого уровня, который после элемента НЕ 8 разрешает срабатывание дополнительного дешиф 1 атора 7. На втором выходе дополнительного дешифратора 7 установится вь 1 сокий уровень, 30 который разрешает срабатывание вторых элементов И 9, а через элементы НЕ 6 запрещает срабатывание первых элементов И 5, относящихся к основному блоку памяти 1 с номером 2. При % этом через первые элементы И 5, относящиеся к основному блоку памяти 1 с номером 2, проходит код (от 2 Д+1 до 3 в " разрядов), записанный по данВному адресу в ячейке дополнительного 40 блока памяти 3, а прохождение кода с основного блока памяти 1 с номером 2 блокируется, Таким образом, ячейки дополнительного блока памяти3 могут подменять любые ячейки основных блоков памяти 1После выявления неисправных ячеекв основных блоках памяти 1 и записикодов неисправных ячеекв дополнитель.ный блок памяти 3 выявляются адресачисел, не содержащие неисправныхячеек в основных блоках памяти 1 Вдальнейшем по этим адресам можетоднократно проводиться коррекцияинформации в и разрядах любогоосновного блока памяти 1.В предложенном устройстве могутиспользоваться блоки памяти, содержащие значительное число неисправныхячеек. Это позволяет значительно снизить стоимость одного блока памяти,т.е. получить эффект, аналогичныйувеличению выхода годных блоков памяти. Появляется также воэможностьиспользовать блоки памяти, в которыхбыли допущены ошибки при занесенииинформации, Кроме того, имеется возможность корректировать информациюпри эксплуатации устройства,Формула изобретенияЗапоминающее устройство, содержащее основные блоки памяти, накопители которых соединены с соответствующими дешифраторами и адресными минами, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства путем коррекции информации, оно содержит дополнительные блоки памяти, накопители которых соединены с соответствующими дешифраторами, два эле" мента И и элементы ИЛИ на каждый,раз" ряд блока памяти, элементы НЕ и дополнительный дешифратор, управляющий вход которого через один из элементов НЕ соединен с одним из.выходов второго дополнительного блока па" мяти, другие выходы которого под" ключены к соответствующим входам дополнительного дешифратора, соединенного через соответствующие элементы НЕ со вторыми входами первых элементов И, первые входы которых соединены с вйходами основных блоков памяти, выходы первого дополнительного блока памяти соединены с первыми входами соответствующих вторых элементов И, вторые входы которых подключены к соответствующим элементам НЕ и выходам дополнительного дешифратора, выходы элементов И соединены со входаьи соответствую" щих элементов ИЛИ.Источники информации, принятыево внимание при экспертизе1. Старос Ф.Г Крайзмер Л.П. Полупроводниковые интегральные запоминающие устройства, фЭнергияф, 1973, с. 64.2. Контарев В.Я., Неклюдов В.А.,Щетинин Ю.И. Биполярные ПЗУ тинаТТП, фЭлектронная проы:Йленность,1974, М 7, с.21-25.641500 4)р 5 р Тираж 680 ПодписноеИИПИ Государственного комитета С по делам изобретений и открытий Москва, Ж, Раушская наб., д Заказ 7523/ иал ППП фПатент 1, г.ужгород, ул.Проектная,Составитель Л.АмусьеваРедактор В,Лукин Техред Э.Чужик Корректор Т.Вашков