Запоминающее устройство

Союз Советсиик Соцмалмстмчесник Респубвнн.01.76 аяекн Ж Гааудврстееккмй кометеСаветв Мкакетрав СССРеа делам кзааретенкйк еткрмткй(46) Дата опубликовании описания 19 М 1371) Заявитель 54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВ Изобретение относится х запоминающим устройствам и может быть использовано для длительного хранения и неразрушающего считывания информании (с.редкой сменой инфор- мации в запоминающем устройстве),Известны запоминающие устройства, выполненные на широкополосных сегнетоэлектрических пьезотрансформа;орных запоминающих элементах.Одно. из известных устройств содержит регистр адреСа, дешифратор, адресные ключи, 1 О входы которых объединены и подключены яерез общие ключи к источникам поляризации и счи.тывания, матрицу из широкополосных пьезо. трансформаторов, адресные шины которой подключе 1 ты к выходам адресных ключей, экрани-. рующйе шины через разрядные ключи - к шн не нулевого потенциала и разрядные шины - к входам усилителей считывания 1. Это устрой. ство имеет невысокое быстродействие.Наиболее близким техническим решением к изобретению является запоминающее устройство, содержащее регистр. адреса, одни нз вы- .ходов которого подключены к входу дешифратораадреса, адресные ключи, управляющие входы которых соединены с дешифратором адреса, а выходы - с соответствующими входами б,оков ти, выполненны нз шнрокополосных сегнетоэлектрических пьезотрансформаторных запоминающих элементов, дешифратор блоков памяти, входы которого подключены к другим выходам регистра адреса, а выходы - к управляющим входам соответствующих элементов И, усилители считывания, входы которых подключены к выходам блоков памяти, а вц.- ходы через последовательно соединенные элементыИ и ИЛИ - к входамрегистра числа, блок управлейия и шину нулевого потенциала 21,В этом. устройстве обеспечивается аппара. турой считывания неразрушающее считывание информации путем прикладывания к адресной шике блока памяти импульса считывания, Импульс считывания, приложенный к выбранной адресной шине, вызывает импульсную деформацию запоминающих элементов выбранного числа. При этом на разрядных шинах появляются разнонолярные сигналы, поляр. ность которых определяется записанной йнформацией (кодом 0 или 1),Однако устройству свойственен малый информационный объем запомипаюгдего устрой. ства (ЗУ), малое быстродействие при.считывании, низкая помехозащищенность и большаяпотребляемая мощность. Пропорциональноеуменьшение выходного сигнала с увеличениемКмичества запоминающих элементов, подключенных к одной разрядной шине, ограничиваетинформационный объем указанного ЗУ. В этомЗУ малое быстродействие обусловлено тем,что при подключении запоминающих элементов выбранного числа к адресному ключу через адресные шины происходит заряд конденсаторов, образованных запоминающими элементами. При этом необходимо определен ое вре Омя для разряда этих конденсаторов после импульса считывания (время переходных процессов) н соответственно увеличивается нрн этомпериод следования импульсов считывания.Известное ЗУ характеризуется также высокими уровнями сигналов помех, обусловленныхтем, что экранирующие щииы соединены с шиной нулевого потенциала через промежуточныецепи (в частности через транзисторый ключ)н. не приняты меры к.исключению влияниясчитывающего сигнала на выходной сигнал. 2 оЦель изобретения - увеличение быстродействия прн считываини и информационного объема .устройства, повышение помехозащищенностн устройства й уменьшение потребляемой мощности.Достигается эте тем, что устройство содержит разделительные элементы и дополнительный ключ, один вход которого соединен черезразделительные элементы с выходами адресных ключей,.другой вход подключен к выходублока управления, а выход дополнительного зоилича соединен с шиной нулевого потенциала.На фиг. 1 изображена структурная схемазаповвающего устройства; на фиг. 2 - электрическая принципиальная схема ключа питапая н выходного каскада адресного ключа.Запоминающее устройство содержит блокуправления 1 по адресу, накопитель 2, блок3 усилителей считывания.,Вло 1 управления по адресу состоит изрегистра 4 адреса, дешифратора 5 адреса идещяфратора 6 блоков памяти. Выходы дешнфратора 5 адреса соединены с управляющимивходами. адресных ключей 7. Выходы адресных.лючей также объединены между собой разделительными элементами, например диодами3, и соединены с одним входом дополнительного ключа,9. 45. Управляющие входы адресных ключей 7 соединены с ключом 10 питания, через которыйподключаются цепи питания управляющих входов к источнику питания, В блок управления1 по адресу входит также блок 11.управления.Этот блок соединен с регистром адреса 4,адресными ключами 7, дешйфратором 6, управляющими входами ключей 9 и 10.Накопитель 2 состоит из раздельных групп12 съемных блоков памяти 13, Блок 13 выпол.нен иа-двухсторонней плате из стеклотекстолита СФ - 2, иа котором размещены широконолос.иые сегнетоэлектрические пьезотрансформаториые запоминающие, элементы 14, входные электроды 15 которых объединены в адресные шины16. экранирующие электроды 17 - в экранируещие шины 8, выходные электроды 19 - 60Ф в разрядные вины 20. Адресные б, экранирующие 8 н разрядные 20 вины блока 13 подключены соответственно к выходам адресных ключей 7, к шине 21 нулевого потенциала и к входам усилителей считывания 22. К шине нулавого потенциала 2 также присоединен выход дополнительного ключа 9. Соответствующие адресныг шины 16 одноименных блоков 13 различных групп 2 подключены к выходу одного адресного ключа 7, а соответствующие разрядные шины 20 блоков 13 одной группы 12 подключены к входу одного усилителя 22 считывания.В запоминающих элементах 14 пьезокерами. ческие пластины под входными электродами 5 имеют жесткую поляризацию, а под выходными электродами 19 - различную поляризацию, которая определяется записанной информацией. Запись информации производится в каждый блок 13 отдельно на аппаратуре записи, выполненной в виде блока, в котором выходы адресных, экраннрующих и разрядных цепей соединены с контактами разъема дляподключения блоков 13. Для записи информации необходимо снять блок 3 из устройства и подключить его к аппаратуре записи.Блок 3 усилителей считывания состоит из усилителей 22 считывания, входы которых соединены с разрядными шинами 20 группы 12 блоков 13. Количество усилителей 22 считывания для группы 12 блоков 13 определяется разрядностью хранимого в накопителе числа, Выходы усилителей 22 считывания через эле менты И 23, одни из входов которых подключены к выходам дешифратора 6, и элементы ИЛИ 24, на которых производится объединениеодноименных разрядов считанной информации из различных групп 12 блоков 13, соединены с регистром числа 25,Ключ питания 10 выполнен на транзисторе 26 (см. фиг. 2). Коллектор транзистора подключен к источнику питания (не показан), база соединена через управляющий вход 27 с блоком 11 управления. Эмиттер транзистора 26 через токозадающие резисторы 28 ссгдинен с управляющими входами 29 адресных ключей 7,.Выходной каскад адресных ключей выполнен на транзисторах 30, Базы транзисторов соединены с управляющими входами 29, входы которых подключены соответственно к дешифратору 5 адреса и блоку 11 управления Коллекторы транзисторов соединены с источником питания, эмиттеры подключены к адрес.- ным шинам 16.и через диоды 8 и транзистор 31 - к шине 21. Ключ 9 выполнен на транзисторе 31, бааз которого соединена с бло. ком 11, Транзисторы 26, 30 и 31 в исходнов состоянии закрыты,Конструктивно. адресные 16 и, разряднье 20 шины в б.".оках.13 (смфиг. ) расположе иы взаимно перпендикулярно на противоположных сторонах платы, а в местах соединений с контактами разъема 32 разделены между со. бой экранирующимн шинами 18. Разъем. 32 используется для соединения блоков 13 с дру. гимн блоками устройства.15 20 25 Формула изобретения 5Запоминающее устройство работает следующим образом.С приходом импульса обращения к ЗУ блок11 управления вырабатывает определенную последовательность импульсов. По первому импульсу, совпадающему по времени с импульсомобращения, производится прием кода на регистр 4 адреса. Код с регистра 4 адреса поступает на два дешифратора: младшая частькода на дешифратор 5, старшая - на дешифратор 6.Дешифратором 5 адреса производится выборка адресного ключа 7, соответствующегокоду адреса.Дешифратор 6 выбирается на элементахИ 23 группа 12 блоков 3, из которой производится считывание информации выбранногочисла, соответствующего коду адреса,В момент появления на выбранном адресном ключе 7 сигнала с дешифратора 5 на уп.равляющий вход 27 ключа питания 9 поступает импульс запуска с блока 11.управления(длительностью 3 - 5 мксек). При этом транзистор 26 открывается и подключает источникпитания на время действия импульса на управляющие входы 29 адресных ключей 7. Через1 - 1,5 мксек после прихода импульса запуска.на управляющие входы 29 адресных ключей 7поступает импульс считывания с блока 11 управления. По этому импульсу срабатывает управляющий вход 29 выбранного адресного ключа 7, при этом открывается транзистор 30 нво время действия импульса считывания к адресной шине 16 через контакты разъема 32прикладывается напряжение считывания. Приэтом длительность импульса считывания меньше длительности импульса запуска н во времени они расположены так, что импульс,считывания вписывается в импульс запуска, причемзадние фронты импульсов могут совпадать,Это сделано для того, чтобы в момент появления импульса считывания на адресных шинах16 закончились переходные процессы от действия переднего фронта импульса запуска ключа9 (питания) и установилось номинальное значение напряжения питания на управляющихвходах 27,.По окончании импульса считывания (по егозаднему фронту) блок 1 управления вырабатывает сигнал; открывающий транзистор 31.При этом адресные шины 16 накопителя черездиоды 8 и открытый транзистор 31 подключаютсяк шине 21 и тем самым происходит быст-рый разряд суммарной входной емкости запоминающих элементов 14. Длительность указанного сигнала, открывающего транзистор 31,должна быть больше времени разряда суммарной емкости,Импульс напряжения, приложенный к адресной шине 16, вызывает импульсную деформацию пластин под входными электродами 15запоминающих элементов 14 выбранного алоеса в каждой группе 12 блоков 3 и одновре-,менно с этим импульсную деформацию пластинпод выходными электродами 9, причем направ.ленке этой деформации зависит от направленияполяризации нластнн под.выходными электродами Г 9, т. е от записанной информации. При этом на разрядных шинах 20 каждой группы 2 блоков 13 появляются разнополярные сигналы, полярность которых определяется записанной информацией. Эти сигналы через контакты разъема 32 поступают на входы усилителя считывания 22 каждой группы 12 и на выходах усилителей 22 появляются сигналы, полярность которых однозначно связана с записанной информацией.Выходные сигналы с усилителей считывания 22 поступают на один из входов элемента И 23; на второй вход которого поступают сигналы выборки с дешнфратора 6, На указайных элементах И 23 производится окончательная выборка числа, т. е. определяется конкретная грудпа 12 блоков 13, соответствующая коду регистра адреса, нз которой производится выборка числа.Сигналы с элемента И 23 поступают на элементы ИЛИ 24, где происходит объединение одноименных разрядов выбранных чисел из различных групп 12 накопителя при различных значениях кода на регистре 4 адреса и потом - на регистре числа 25.Описанное устройство допускает многократное считывание, при этом считывание является неразрушающнм даже при отключении источ. ников питания, так как амплитуда напряжения считывания значительно меньше напряжения поляризации при записи. Запоминающее устройство, содержааее регистр адреса, одни из выходов которого подключены к входу дешифратора адреса, адресные ключи, управлякаие входы которых соединены с дешифратором адреса, а выходы - с соответствующими входами блоков памяти, выполненных из широкополосных сегнетоэлектрическнх пьезотрансформаторных запоминающих элемен. тов, дешифратор блоков памяти, входы которого подключены к другим выходам регистраадреса, а выходы - к управляющим входамсоответствующих элементов И, усилители считывания, входы которых. подключены к, выхо 45 дам блоков памяти, а выходы через последо.вательно соединенные элементы И и ИЛИ - квходам регистра числа, блок управления и шину нулевого потенциала, отличающееся тем,чго, с. целью увеличения быстродействия устройства, оно содержит разделительные элемен.50 ты и дополнительиый Ключ, один вход котордю соединен через разделительные элементы свыходами адресных ключей, другой вход под.ключен к выходу блока управленМя, а выходдополнительного ключа соединен с шиной нулевого потенциала.Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство СССР368645,М. кл. б 11 С 1 Ц 22, 1971,2; Авторское свидетельство СССР385314бо Мкл. б 11 С 11/00 г 1971,. Составитель В. Рудако Техред О, ЛуговаяТираж 717 ИИПИ Говударственипо делам113035, Москва, Фнйиал ППП кПат СССР едактор Е. Гончар аказ 2807 Р 5ого комитета СовизобретенФ н Ж.ЗЬ; Раущскаит, г. Ужгород,орректор И. ГокПодписное та Министриткрьггийнаб. д. 4/5ул, Нроектиа