Устройство для вычисления логарифмов чисел

-соя:чкду,34 ТЩТЮ ае Фаалотетакд МБДОП ИСАНЙЕ ИЗОБРЕТЕН ИЯ(11)59 ОУЗЗ Союз Советских Социалистических Республик) Опубликовано 30.01,78. Бюллетеньоветв Министров СССРо делам изобретенийи открытий) Дата опубликования описания 20,01.7 72) Авторы изобретени К, Г, Вълко В. И, Корнейч В. П, Тарасе О. Н. Бойче ский институт скои ии 1) Заявит вскии ордена Ленина политехни им, 50-летия Великой Октяб социалистической револю ОЙСТВО ДЛЯ ВЫЧИСЛЕНОГАРИФМОВ ЧИСЕЛ 54) УС 2 что 2схему достигается тем блок деления,сдвигающий ре истры результата рвой группы эле рмационными вх Изобретение относится к области вычислительной техники и может быть использовано в специализированных и универсальных цифровых машинах.Известно цифровое устройство для вычисления логарифмов чисел, содержащее блок управления, накопитель, арифметические бло-. ки и логические элементы 1.Недостатком этого устройства является низкое быстродействие и невозможность вы чпсления логарифмов при произвольных основаниях.Наиболее близким техническим решением к данному изобретению является устройство для вычисления логарифмов чисел, содержащее регистр числа, накопитель, блок у.правления, элементы И, ИЛ 1 Л 2.Данное устройство предназначено для вычисления только натуральных логарифмов и, кроме того, требует большой емкости накопителя и сложной схемы дешифрирования.Целью изобретения является упрощение устройства и расширение его функциональных возможностей.Поставленная цельустройство содержитсравнения, кольцевой гистр, первый и второй рег причем первые входы пе тентов ИЛИ явлчются инфо одами 30 устройства, а вторые входы подключены к соответствующим выходам блока деления, выходы элементов ИЛИ первой группы подключены к соответствующим зходам регистра числа, выходы которого подключены к первым входам первой группы элементов И и первой группе входов схемы сравнения, выходы накопителя подкл,очены к первым входам второй группы элементов И и ко второй группе входов схемы сравнения, адресные входы накопителя подключены к выходам кольцевого сдвигающего регистра, первый, второй и третий выходы схемы сравнения подключены соответственно к первому, второму и третьему управляющим входам блока управления, первый выход блока управления подключен к тактовым входам кольцевого сдвигающего регистра и регистров результата, второй выход блока управления - ко входу младшего разряда первого регистра результата, третий выход - ко вторым входам первой и второй группы элементов И и первому входу дополнительного элемента ИЛИ, четвертый выход управляющего блока - к первым входам элементов И третьей и четвертой группы и ко второму входу дополнительного элемента ИЛИ, выход старшего разряда первого регистра результата под ключен ко входу младшего разряда второго регистра результата, выходы первого и второго регистров результата подключены ко вторым входам элементов И третьей и четвертой групп соответственно, выходы элементов И первой группы подключены к первым, а выходы элементов И четвертой группы -5 ко вторым входам элементов ИЛИ второй группы, выходы элементов И второй группы подключены к первым, а выходы элементов И третьей группы - ко вторым входам элементов ИЛИ третьей группы, выходы элементов ИЛИ второй группы подключены ко входам делимого блока деления, выходы элементов ИЛИ третьей группы - ко входам делителя блока деления, выход дополнительного элемента ИЛИ подключен к управляющему входу блока деления, выход сигнала окончания деления блока деления - ,к четвертому управля(ощему входу блока управления.На чертеже показана блок-схема предлагаемого устройства.20Устройство для вычисления логарифмов чисел содержит регистр числа 1, накопитель 2, блок деления 3, схему сравнения 4, кольцевой сдвигающий регистр 5, регистры результата 6 и 7 и блок управления 8. Выходы кольцевого регистра 5 подключены к адресным шинам накопителя 2. Выходы сигнала Больше 9, сигнала Равно 10 и сигнала Меньше 11 схемы сравнения 4 подключены к управляющим входам блока управления 8. К схеме сравнения 4 подключены выходы регистра числа 1 и выходы накопителя 2. Входы блока деления 3 разделены на две группы - входы делимого 12 и входы дели 35 теля 13. К каждому входу блока деления подключен один двухвходовой элемент ИЛИ 4. Выходы 1-ых разрядов регистра числа 1 и регистра результата 7 соответственно через ;-ые элементы И 15 и 16 и элемент ИЛИ 1440 подключены к 1-ому входу делимого 12, Аналогично (-ый выход накопителя 2, и выхоц ;-го разряда регистра результата б соответственно через элементы И 17 и 18 и элемент45 ИЛИ 14 подключены к 1-ому входу делителя 13. Выходы результата с блока деления 3 через элементы ИЛИ 19 подключены к входам регистра числа 1, а выход сигнала об окончании деления - к блоку управления 8. Выходы 20 блока деления 3 подключены к50 входам блока 8. К связанным между собой регистрам результата б и 7 подключены выходы сигнала Запись 21 и сигнала Сдвиг 22 блока управления 8. Элементы И 15 и 17 подключены к выходу 23 блока управления 8, а элементы И 16 и 18 - к выходу 24. Выходы 23 и 24 блока управления 8 через двухвходовой элемент ИЛИ 25 соединены с блоком деления 3. Кольцевой сдвигающий регистр 5 связан с выходом 22 блока управления 8, Вход 26 блока 8,Алгоритм работы устройства основан на методе проб и оценок. Если необходимо вычислить у=1 пх и у имеет вид;65, а, а= - (0,1(,то х=е 1 = П е", где 1 - веса всех разрядов/= - ту, имеющие значения, равные логической 1.В первом такте вычислений принимаем, что значение разряда числа у с весом 2 равно логической 1 и сравниваем х с е- Если х)е, то проба удачна и значение разряда у с весом 2 действительно равно логической 1, так как е ) П е-.1= -тДелим х на е. и полученное частное -( - 1х/е - сравниваем с е "- , т. е. делаем пробу для определения разряда с весом 2.Если х=е, то у=2.При х(е"- проба неудачна, значение разряда у с весом 2 равно логическому О, а в следующем такте сравниваем х с е После (1+т) проб мы определяем значения всех разрядов у.В начале вычисления в регистре числа 1 записан двоичный код х, а в накопителе 2 в последовательном порядке записаны коды чисел е 2 е 2 е 2 е 2 е 2 - т а в кольцевом регистре 5 записан код 1000О, так, чтобы единица возбуждала(+т - 1адресную шину кода е-. При поступлении сигнала Начало вычисления на вход 26 блока управления 8 в зависимости от того, какой сигнал поступает со схемы сравнения 4, а они могут быть Больше, Равно и Меньше, блок управления 8 выдает различные последовательности сигналов. Если имеет сигнал Больше, то блок управления 8 по этому сигналу вырабатывает единичный сигнал на выходе 21, по которому в младший разряд регистра результата б записывается логическая 1. Одновременно с этим с выхода 23 блока управления 8 к входам элементов И 15 и 17 поступает сигнал, они открываются и коды делимого х и делителя 1е передаются в блок деления 3, куда через элемент ИЛИ 25 поступает сигнал Начало деления, По окончании деления результат записывается в регистр числа 1 и выдается сигнал Конец деления на выходе 20 блока деления 3. Этот сигнал означает окончание первой пробы, Для подготовки к следующему такту на выходе 22 блока управления 8 вырабатывается сигнал Сдвиг и по этому сигналу сдвигается информация, записанная в регистрах результата 6 и 7 и кольцевом регистре 5. В следующем такте возбуждена( - 1шина кода е. накопителя 2.Если при сравнении х и е 2 получаем сигнал Равно с выхода 10 схемы сравнения 4, то в блоке управления 8 вырабатываются сигналы Запись и 1+т - 1 сигналов Сдви5 10 50 55 га, которые соответственно с выходов 21 и 22 поступают в регистр результата б и 7 и в кольцевой регистр. Если в -ом такте в блок управления 8 поступил сигнал Равно, то выдается сигнал Запись и (1+и - ) сигналов сдвига.При появлении сигнала Меньше на выходе П схемы сравнения 4 в блоке управления 8 вырабатывается только сигнал Сдвиг,Выполняя (1+ к) тактов, получаем результат в регистре результата б.Если необходимо вычислить у=1 одах, то последовательно вычисляются значения 1 пх и 1 па по вышеописанному алгоритму, После вычисления 1 пх и 1 па их коды находятся соответственно в регистрах результата 7 и б. Для вычисления у=1 одах блок управления вырабатывает единичный сигнал на выходе 24, По этому сигналу открываются элементы И 1 б и 18, коды чисел 1 пх и 1 па поступают в блок деления 8, куда поступает сигнал Начало деления с выхода 24 блока управления 8, Результат деления получается на регистре числа 1.В предложенном устройстве дешифратор заменен кольцевым регистром, что сокращает аппаратурные затраты.В известном устройстве для получения результата с точностью 1 б двоичных разрядов необходима память объемом 9223 бит, В предлагаемом устройстве для получения результата с такой же точностью необходимо 1 б шестнадцатиразрядных ячеек накопителя, что дает 256 бит или сокращение в 36 раз аппаратурных затрат при реализации накопителя.Так как в предлагаемом устройстве результат получается последовательно со старшими разрядами, то при необходимости получить разряд с более низкой точностью можно не выполнять все (1+т) тактов вычисления, а ограничиться числом тактов, дающих необходимую точность.Устройство дает возможность вычислять значения логарифмов при любом основании,Формула изобретения Устройство для вычисления логарифмов чисел, содержащее регистр числа, накопитель, блок управления, элементы И, ИЛИ, о тл ич а ю щ е е с я тем, что, с целью упрощения устройства и расширения его функциональных возможностей, оно содержит блок деления, схему сравнения, кольцевой сдвигающий регистр, первый и второй регистры результата, причем первые входы элементов ИЛИ первой группы являются информационнь;ми входами устройства, а втогь.с входы подклю 15 20 25 30 35 40 45 чены к соответствующим выходам блока деления, выходы элементов ИЛИ первой группы подключены к соответствующим входам регистра числа, выходы которого подключе. ны к первым входам элементов И первой группы и первой группе входов схемы сравнения; выходы накопителя подключены к первым входам элементов И второй группы и ко второй группе входов схемы сравнения, адресные входы накопителя подключены к выходам кольцевого сдвигающего регистра, первый, второй и третий выходы схемы срав. нения подключены, соответственно, к первому, второму и третьему управляющим входам блока управления, первый выход блока управления подключен к тактовым входам кольцевого сдвигающего регистра и регистров результата, второй выход блока управления - ко входу младшего разряда первого регистра результата, третий выход - ко вто рым входам первой и второй группы элементов И и первому входу дополнительного элемента ИЛИ, четвертый выход управляющего блока - к первым входам элементов И третьей и четвертой группы и ко второму входу дополнительного элемента ИЛИ, выход старшего разряда первого регистра результата подключен ко входу младшего разряда второго регистра результата, выходы первого и второго регистров результата подключены ко вторым входам элементов И третьей и четвертой групп соответственно, выходы элементов И первой группы подключены к первым, а выходы элементов И четвертой группы - ко вторым входам элементов ИЛИ второй группы, выходы элементов И второй группы подключены к первым, а выходы элементов И третьей группы - ко вторым входам элементов ИЛИ третьей группы, выходы элементов ИЛИ второй группы подключены ко входам делимого блока деления, выходы элементов ИЛИ третьей группы - ко входам делителя блока деления, выход дополнительного элемента ИЛИ подключен к управляющему входу блока деления, выход сигнала окончания деления блока деления - к четвертому управляющему входу блока управления. Источники информации, принятые во внимание при экспертизе: 1, Авторское свидетельство СССР448459, кл. 6 06 Р 7/38, 1973.2. Оранский А. М., Рейхенберг А. Л. Повышение эффективности вычисления использования табличных предпроцессоров, Сб. Теория и применение математических машин, М., изд, МГУ, 1972.Редактор Р, Киселева Заказ 1011/2062 Изд.209 Тираж 818 НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж, Раушская наб., д 4/5Тип. Харьк. фил. поел Патент Составитель В. БайковТехред А. Камышникова Корректор В, Гутман Подписное