Запоминающий элемент

К Ф .ЮРСКОМУ СВИДЕТЕЛЬС Дополнитель ву к авт. с 5 (21) 2150121/24 аявлено 01.0(511 Ч. Кл. 6 11 С 1 исоединепием заявки асударственныи комитетСовета Министров СССРао делам изобретенийи открытии(23) ПриоритетОпубликовано 25.06.77. БголлстеДата опубликования описания 53) УДК 681.327(088.8 ь) Авторы изобрстепи А. С, федонин, Ю. И. Кузовлев и Л. ф, Прошенко 1) Заявител 4) ЗАПОМИНАЮЩИЙ ЭЛЕМЕ Изобретение относится к вычислительной технике.Известен запоминающий элемент, содержащий два транзистора р - и - р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р - и - р типа соединен с базой первого, с эмиттером второго транзистора и - р - и типа и с эмиттером третьего транзистора р - и - р типа, коллектор второго транзистора р - и - р типа соединен с базой второго, с эмиттером первого транзистора и - р - и типа и с эмиттером четвертого транзистора р - и - р типа, коллекторы трстьего и четвертого транзисторов р - и - р типа соединены с разрядными шинами, базы р - и - р транзисторов и коллекторы и - р - и транзисторов соединены с шиной опорного напряжения 1.Этот запоминаюший элемент имеет низкое быстродействие и малый ток считывания, требующий высокочувствительные усилители считывания. Это объясняется малой величиной коэффициента передачи р - и - р транзисторов, связанных с разрядными шинами.Наиболее близким техническим решением к данному изобретению является запоминающий элемент, содержащий два транзистора р - и - р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р - и - р типа соединен с базами первого и третьего и с эмиттером четвертого транзисторов и - р - и типа, коллектор второго транзистора р - и - р типа соединен с базами второго и четвертого и с эмиттером третьего 5 транзистора и - р - и типа, базы транзисторовр - и - р типа соединены соответственно с коллекторами первого, третьего, второго и четвертого транзисторов и - р - и типа, эмиттеры которых соединены с разрядными шинами, 10 Благодаря тому, что запоминающий элементсвязан с разрядными шинами через третий и четвертый транзисторы и - р - и типа, а не через транзисторы р - гг - р типа, как у описанного, такой запоминающий элемент имеет бо лее высокое быстродействие н не требует высокочувствительных усилителей считывания 21,Однако при записи информации в этот элемент необходимо протекание по разрядным 20 шинам большого разрядного тока, что ограничивает быстродействие и снижает надежность работы, так как может вызывать сбои в запоминающих элементах, объединенных общими разрядными шинами. Это объясняется тем, 25 что запись информации в такой запоминающий элемент происходит за счет протекания базового тока включенного и - р - гг транзистора в разрядную шину, при этом туда же течет и коллекторный ток и - р - гг транзпсто ра, связанного с разрядной шиной, который вУр ш )7 адр. ш - о р раз больше базового тока, где р - коэффициент усиления п - р - п транзистора, связанного с разрядной шиной, В результате этого в разрядную шину втекает ток в Я+1) раз больше тока, необходимого для записи.Цель изобретения - повышение быстродействия запоминающего элемента при записи информации и надежности его работы за счет снижения величины тока записи в разрядных шинах,Достигается это тем, что запоминающий элемент, содержащий два транзистора р - и - р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р - и - р типа соединен с базами первого и третьего и с эмиттером четвертого транзисторов п - р - и типа, коллектор второго транзистора р - п - р типа соединен с базами второго и четвертого и с эмиттером третьего транзисторов п - р - п типа, базы транзисторов р - п - р типа соединены соответственно с коллекторами первого, третьего, второго, четвертого транзисторов и - р - и типа, эмиттеры которых соединены с разрядными шинами, содержит два диода, катоды которых соединены с шиной опорного напряжения, а аноды, соответственно, - с базами транзисторов р - и - р типа,На фиг. 1 изображена принципиальная электрическая схема предлагаемого запоминающего элемента; на фиг, 2 - временная диаграмма работы запоминающего элемента; на фиг.3 - сечение одного из вариантов конструктивного выполнения предложенного запоминающего элемента в интегральном виде.Предлагаемый запоминающий элемент содержит транзисторы 1 и 2 р - п - р типа, транзисторы 3 - 6 п - р - п типа и диоды 7 и 8,Эмиттер транзистора 3 соединен с базой транзистора 4, а эмиттер транзистора 4 - с базой транзистора 3, образуя перекрестную связь. Эмиттеры транзисторов 5 и б соединены соответственно с разрядными шинами 9 и 10, п-база транзистора 1 и коллекторы транзисторов 3 и 5 соединены между собой и через диод 7 - с шиной 11 опорного напряжения, п-база транзистора 2, коллекторы транзисторов 4 и 6 соединены между собой и через диод 8 - также с шиной 11 опорного напряжения, Таким образом, п-базы транзисторов 1 и 2 разделены между собой с помощью встречно включенных диодов 7 и 8.Питание на запоминающий элемент задается по адресной шине 12, к которой подключены эмиттеры транзисторов 1 и 2.Предлагаемый запоминающий элемент работает следующим образом. В режиме хранения информации потенциалы на разрядных шинах 9 и 10 поддерживают на уровне где Ур.ш - потенциал на разрядных шинах; Уадр.ш - потенциал на адресной шине; Со - падение напряжения на открытом переходе база-эмиттер.15 20 25 ЗО 35 40 45 50 55 60 65 При этом ток из адресной шины 12 протекает через эмиттерные переходы р - п - р транзисторов 1 и 2 и диоды 7 и 8 в шину 11 опорного напряжения.Коллекторный ток р - п - р транзисторов 1 и 2 через эмиттерные переходы и - р - п транзисторов 5 и б протекать в разрядные шины 9 и 10 не может, так как для этого потенциал разрядных шин должен быть не выше, чемр ш 7 адр. ш - кн - о где Ен - напряжение коллектор-эмиттер насыщенного р - п - р транзистора,Коллекторный ток р - п - р транзисторов 1 и 2 является базовым током п - р - и транзисторов 3 и 4, соответственно, работающих в инверсном включении.Благодаря наличию перекрестных связей между транзисторами 3 и.4 н при условии идентичности р - п - р транзисторов 1 и 2 базовые и коллекторные токи п - р - п транзисторов 3 и 4 равны между собой и, при условии, что инверсный коэффициент усиления транзисторов 3 и 4 нн,)1, транзисторы 3 н 4 образуют бистабильную триггерную ячейку, в которой один из транзисторов будет открыт, например, транзистор 3, а другой - транзистор 4 - закрыт. На базе открыгого транзистора 3 поддерживается высокий уровень равный 0 адр. ш - Укн, а на базе тРанзистоРа 4 - НИЗКИЙ, Р ЯВНЫЙ адр. ш - Ьо+ Кн, ГДЕ кн - напряжение коллектор-эмиттер насыщенного п - р - п транзистора 3 в инверсном включении. Таким образом обеспечивается хранение информации.При считывании информации на разрядных шинах 9 и 10 устанавливают потенциал Уадр, ш - 2о+ Ькн-ршадр. ш -кн - " о Так как база транзистора 5 соединена с базой транзистора 3, через эмиттерный переход транзистора 5 потечет ток в разрядную шину 9 и на ней установится уровень Урп= ад 1 к ш -- Укн - 7 оВ результате между разрядными шинами 9 и 10 образуется разность потенциалов, которая и улавливается усилителем считывания.Для записи информации в предлагаемый запоминающий элемент необходимо на одной из разрядных шин, например, на шине 9 оставить потенциал режима хранения или несколько повысить его, а на шине 10 понизить потенциал ДО УРОВНЯ Срш 7 адр. ш - 2 Ьо.При этом через эмиттерный переход и - р - п транзистора 6 потечет ток в разрядную шину 10 и вызовет включение транзистора б, коллекторный ток которого является базовым током р - п - р транзистора 2.Возрастание базового тока транзистора 2 вызовет возрастание его коллекторного тока, который является и коллекторным током транзистора 3, в то время, как базовый ток транзистора 3 остается неизменным на уровне режима хранения, В результате возрастания коллекторного тока транзистор 3 выйдет из насыщения и перестанет шчнтировать базуд 10 15 20 25 30 35 40 45 50 Г транзистора 4, что приведет к включению по. следнего.Так как коэффициент усиления транзистора 3, работающего в инверсном режиме, невысокий - 3 - 5, то для быстрого выхода его из насыщения достаточно, чтобы ток коллектора превысил ток базы в 10 раз. При токе базы транзистора 3 на уровне 10 мка, достаточно развить коллекторный ток 100 в 2 мка, при этом в разрядную шину 10 необходимо пропустить такой же ток. Следовательно в разрядных шинах 9 и 10 во время записи не требуется развитие больших токов, что существенно повышает быстродействие и надежность работы элемента.Включение транзистора 4 приведет к шунтированию базы транзистора 3 и его выключению, В результате запоминающий элемент оказывается переведенным в другое состояние. При необходимости изменить информацию на противоположную, понижают потенциал на разрядной шине 9 и запоминающий элемент изменит свое состояние.Запоминающий элемент (см. фиг. 3) выполнен с диэлектрической изоляцией компонентов, но может быть выполнен и с применением других видов изоляции.В подложке 13 из поликристаллического кремния выполнены островки 14 и 15 монокристаллического кремния п-типа, изолированные слоями 16 и 17 двуокиси кремния или другого диэлектрика, соответственно, и имеющие скрытые слои 18 и 19 гг-типа, соответственно.В поверхностном слое двух изолированных островков 14 и 15 сформированы диффузией или другим путем области всех транзисторов и диодов предложенного запоминающего элемента.Транзисторы 1, 3, 5 и диод 7 (см, фиг. 1) выполнены в одной изолированной области (островок) 14, а транзисторы 2, 4, 6, и диод 8 - в изолированной области (островок) 15. Транзисторы 1 и 2 р - гг - р типа выполнены продольными и образованы областями, соответственно, 20, 14, 21 и 22, 15, 23.Транзисторы 3, 4, 5, 6 и - р - и типа выполнены вертикальными, Транзистор 3 образован областями 14, 21, 24, транзистор 5 - областями 14, 21, 25, транзистор 4 - областями 15, 23, 26, транзистор 6 - областями 15, 23, 27. Диоды 7 и 8 образованы областями, соответственно, 28, 29 и 30, 31, причем области р-типа 28 и 30 соединены с областями и-типа соответственно 14 и 15 перемычками 32 и 33, Перемычки 34 и 35 образуют перекрестную связь.Таким образом для реализации запоминающего элемента требуется всего две изолированные области гг-типа, Более того, в матрице- накопителе в одной изолированной области и-типа могут быть размещены транзисторы 1, 3, 5 и диод 7 всех запоминающих элементов, объединенных одной адресной шиной, при этом один диод 7 может обслуживать несколько запоминающих элементов, т. е. не требуется делать диод для каждого запоминающего элемента.Аналогично транзисторы 2, 4, 6 и диод 8 всей строки также могут быть выполнены в одной изолированной области п-типа.Экспериментальное исследование прсдлагасмого запоминающего элемента показало следущие результаты: при протекании тока через запоминающий элемент 0,5 ма время считывания составляет тсч(10 нс., время записи Тзап(40 нс, ток хранения информации дахр(1 мка. Предлагаемый запоминающий элемент имеет минимальные размеры в интегральном исполнении и позволяет реализовать интегральную схему оперативного запоминающего устройства большой емкости (1024 бит). формула изобретенияЗапоминающий элемент, содержащий два транзистора р - гг - р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р - гг - р типа соединен с базами первого и третьего и с эмиттером четвертого транзисторов и - р - и типа, коллектор второго транзистора р - л - р типа соединен с базами второго и четвертого и с эмиттером третьего транзисторов и - р - гг типа, базы транзисторов р - гг - р соединены соответственно с коллекторами первого, третьего и второго, четвертого транзисторов и - р - и типа, эмиттеры которых соединены с разрядными шинами, отличающийся тем, что, с целью повышения быстродействия и надежности запоминающего элемента, он содержит два диода, катоды которых соединены с шиной опорного напряжения, а аноды - соответственно с базами транзисторов р - гг - р типа.Источники информации, принятые во внимание при экспертизе изобретения:1. 1 ЕЕЕ Л. 51 Ы Яа 1 е С 1 гсц 11 Хо 1. 5 е - 8 1973, ЛЪ 5, р. 332.2. Патент США. Хо 3643235, кл. 340 - 173, 1972." э 62866 4 иг 1 нф ш 1 Ьнф ш гз гю Щгг актор Е. Гонча рректор Т, Добровольска Изд567 ПИ Государственного комитета по делам изобретений и 113035, Москва, Ж, Раугпс