Дишифратор

О П И С А Н И Е Оц 520700ИЗОБРЕТЕН ИЯ Союз Советских Социалистических Республик)М, Кле Н 03 К 13/00 Государственный номит Совета Министров ССС оо делам изооретений и открытий(45) Дата опубликования описания 10.08.76 72) Авторы изобретения Д, М, Компанец, В. В, Федоровский, В. Д. Сагайдачный и В. П. Ковальчу 71) Заявит 4) ДЕШИФРА Изобретение относится к области телемеханики и предназначено для дешифрации сигналов телеуправления в каналах с комбинационным групповым избиранием для рассредоточенных объектов,Известны дешифраторы по авт. св, Р 435587.С целью расширения функциональных возможностей дешифратора, в него введены настроечный узел, фиксатор группы, дополнительный элемент памяти, блокирующий и деблокирующий элементы, дополнительный элемент задержки и два элемента И. Входы настроечного узла соединены соответственно с выходами запоминающего узла и выходами узла взаимно сблокированных воспринимающих элементов, а выход - с первым входом фиксатора группы. Второй вход фиксатора и цепь его самоблокировки подключены к первому выхо. ду элемента памяти, а третий вход - к инверсному выходу блокирующего элемента. Вход дополнитель ного элемента памяти через первый элемент И соединен соответственно с выходом буферного блокировочного элемента, с выходом элемента регулирования задержки, инверсным выходом деблокирующего элемента и с выходом второго элемента И, другой вход которого соединен со входом элемента регулирования задержки, а выход - с другим входом дополнительного элемента памяти, Второивыход дополнительного элемента памяти через дополнительный элемент задержки подключен к первомувходу блокирующего элемента. Инверсный выход5 фиксатора группы соединен со вторым входом блокирующего элемента, а другой выход - с первымвходом деблокируюшего элемента, Второй вход деблокирующего элемента подключен к буферному запо.минающему элементу, а третий вход и цепь самобло 10 кировки - к буферному блокировочному элементу,при этом выход деблокирующего элемента соединенсо схемой коммутации выходных цепей.На чертеже показана блок-схема предложенногодешифра тора,15 Дешифратор содержит узел 1 взаимно сблокиро.ванных воспринимающих элементов, выходы 2 - 2 якоторых соединены со входами соответствующихфиксирующих элементов запоминающего узла 3,Выходы 4, - 4 н узла 3 совместно с выходами 5 - 5чо каждого воспринимающего элемента узла 1 вклю.чены в схему коммутации выходных цепей 6. В де.шифратор входят также элемент регулирования за.держки 7, буферный запоминающий элемент 8 с ре.гулировкой длительности запоминания и буферныйоб блокировочный элемент 9.Очин из выходов 2 - 2 ч к ждого воспринимаю.щего элемента узла 1 череэл лент ИЛИ 10 соединен со в одом элемента рс гулирования задержки 7 ис цепью самоблокировки 1 буферного блокировочного элемента 9. Вход элемента 9 через элемент И 12соединен с инверсным вь;ходом 13 элемента регули.рования задержки 7 и с одним из прямых выходов14 буферного запоминающего элемента 8. Вход эле.мента 8 через элемент И 15 соединен с одним из прямых выходов 16 элемента регулирования задержки7 и инверсным выходом 17 буферного блокировочного элемента 9. Второй прямой выход 8 элемента регулирования задержки 7 соединен со схемойкоммутации выходных цепей 6, а прямые выходы19, 20 обоих буферных элементов 8, 9 через элемент ИЛИ 21 соединены общим входом запоминающего узла 3.Выходы 2 - 2 узла 1 взаимно сблокированныхвоспринимающих элементов и выходы 4 - 4 п запоминающего узла 3 соединены с настроечным узлом 22, Выход 23 элемента регулирования задержки 7, выход 24 буферногО блокировочного элемента 9 и инверсный выход 25 деблокирующего элемента 26 через элемент И 27 соединены с дополнительным элементом памяти 28, имеющим цепь самоблокировки 29, которая через элемент И 30 подклю.чена к инверсному выходу 25 деблокируюшего эле.мента 26 и к выходу элемента ИЛИ 10. Выход 31дополнительного элемента памяти 28, выход 32 наст.роечно о узла 22 и инверсный выход 33 блокирующего элемента 34 соединены со входами фиксатора группы 35, имеющего цепь самоблокировки 36,которая соединена с выходом дополнительногоэлемента памяти 28, Выход 37 фиксатора группы 35,выход 38 буферного запоминающего элемента 8 ивыход буферного блокировочного элемента 9 соединены со входами деблокирующего элемента 26,имеющего цепь самоблокировки 39, которая под.ключена к выходу буферного блокировочного элемента 9, выход 40 деблокирующего элемента 26соединен со схемой коммутации выходных цепей б,Инверсный выход 41 фиксатора группы 35 и вто.рой выход 42 дополнительного элемента памяти 28через дополнительный элемент задержки 43 соединены со входами блокирующего элемента 34.В канале с двухступенчатым комбинационнымизбиранием, где первой парой последовательныхчастотных импульсов избирается группа объектов,а второй парой из аналогичных частот избираетсяобъект в группе, дешифратор работает следующимобразом,Первый частотный импульс сигнала, т,е. импульспервой (групповой) части его, воспринимается одним из взаимно сблокированных воспринимающихэлементов узла 1 и через соответствующий выход иэлемент ИЛИ 10 поступает на вход элемента регу.пирования задержки 7, с выхода которого черезэлемент И 15 проходит на вход буферного запоминающего элемента 8, который становится на кратковременный режим запоминания, т.е. на период интервала между импульсами. Кроме того, первый Ю 15 2 О 26 ЭО 35 Ж 45 Д 6, а 3 ц бО импульс через соответствующий выход узла 1 поступа. ет на вход соответствующего фиксирующего элемента запоминающего узла 3 и кратковременно запоминается благодаря образовавшемуся сигналу на выхое 19 буферного запоминающего элемента 8, который через элемент ИЛИ 21 поступает на вход запоминающего узла 3. Сигнал с соответствующего выхода 4 узла 3, который запомнил первый импульс, поступает на вход настроечного узла 22.В интервале, .после исчезновения первого импульса, через инверсный выход 13 элемента регулирова. ния задержки 7, прямой выход 14 буферного запоминающего элемента 8 и элемент И 12 срабатывает буферный блокироьочный элемент 9, который своей цепью самоблокироки 11 подключается к выходу элемента ИЛИ 10, подает сигнал с выхода 20 через элемент ИЛИ 21 на вход запоминающего узла 3, отключает через инверсный выход 17 и элемент И 15 вход буферного запоминающего элемента 8, с выхода 24 подает сигнал на один вход элемента И 27.Второй частотный импульс первой части сигнала, воспринятый одним из воспринимающих эле. ментов узла 1, через соответствующий ыход 2 поступает на ьход настроечного узла 22, через выход 2 и элементИЛИ 10- пель самоблокировки 11 буферного блокировочного элемента 9 и па вход элемента задержки 7. С выхода 23 последнего сигнал поступает на второй вход элемента И 27. При этом, если на третий вход этого элемента посту. пает сигнал с инверсного выхода 25 деблокирую. щего элемента 26, то возбуждается дополнительный элемент памяти 28 на кратковременный режим запоминания, т,е. на пс риод интервала между импульсами. В период приема импульсов элемент памяти 28 подпитываетсяпо цепи самоблокировки 29. Сигнал с выхода 31 элемента памяти 28 с выхода 32 настроечного узла 22 (в том случае, если настрой. ка последнего совпадает с кодоой комбинацией, первой части сигнала, т,е. с кодовым признаком данной группы) и с инверсного выхода 33 блоки. рующего элемента 34 возбуждают фиксатор группы 35, который своей цепью самоблокировки 36 подключается к выходу дополнительного элемента памяти 28.В начале приема второго частотного импульса буферный запоминающий элемент 8 обеточился, так как цепь его возбуждения была ооорана инверсным выходом 17 буферного блокировочного элемента, а ресурс его кратковременного запоминания истек в начале приема второго импульса. Поэ. тому с возбуждением фиксатора группы 35 и появпением сигнала на его выходе 37 деблокируюший э)темент 26 не сработает и выходные цепи дешифратора будут заблокированы выходом 40 деблокирующего элемента 26.В интервале после исчезновения второго импульса обесточиваются все элементы дешифратора, за исключением дополнительного элемента памяти 28, который через цепь самоблокировки 36 обеспечивает фиксацию воспринятого кодового признака данной группы объектов, на который с помощью настроечного узла 22 был настроен дешифратор.Третий чатотный импульс сигнала, т.е, первыйимпульс второй его части (исполнительной), воспринятый одним из воспринимающих элементовузла 1, аналогично первому импульсу первой части сигнала, поступает на соответствующиеэлементысхемы и фиксируется соответствующим фиксирующим элементом запоминающего узла 3, а затем с соответствующего выхода 4 узла 3 поступа.ет на вход деблокирующего элемента 26, однакопоследний не срабатывает, так как буферный блокировочный элемент 9 пока обесточен.В интервале (после исчезновения третьего им.пульса) элементы дешифратора работают, как ив интервале после исчезновения первого импульсасигнала. При этом сигнал с выхода срабатывающего буферного блокировочного элемента 9 пос.тупает на вход деблокируюшего элемента 26. Последний срабатывает и своей цепью самоблокировки 39 подключается к выходу буферного блокировочного элемента 9; сигналом с выхода 40 эле.мент 26 деблокирует схему коммутации выходныхцепей 6, а сигналом с инверсного выхода 25 отключает дополнительный элемент памяти 28, который, в свою очередь, выключает фиксатор группы35,Четвертый частотный импульс сигнала, т,е. второй импульс исполнительной его части, воспринятый одним из воспринимающих элементов, черезсоответствующий выход 5, как и при приеме пре.дыдущих импульсов, поступает в схему коммутации и выходных цепей 6 и в комбинации с сигналомс соответствующего выхода 4 запоминающего узла 3 замыкает выходную цепь на соответствующийобъект данной группы. Однако выходной сигналвключения объекта образуется только после срабатывания элемента регулирования задержки 7,который сигналом со своего выхода 18 окончательно разблокировывает схему коммутации выходных цепей 6. После исчезновения четвертогоимпульса все элементы схемы обесточатся и, такимобразом, примут исходное состояние.В случае когда настройка настроечного узладешифратора не соответствует принимаемой ко.довой комбинации первой части сигнала, срабатывает дополнительный элемент памятй 28, сиги ом с выхода 42 через дополнительный элемент задерж ки 43 возбуждает блокирующий элемент 34, который сигналом с инверсного выхода 33 блокирует вход фиксатора группы 35. В таком состоянии дешифратор остается до конца приема всего сиг. нала, после чего возвращается в исходное состояние.Формула изооретенияДешифратор по авт. св, Х 435587, о т л ич а ю щ и й с я тем, что, с целью расширения его 5 ффункциональных возможностей. введены пастро.ечный узел, фиксатор группы, дополнительныйэлемент памяти, блокирующий и деблокируюпшйэлементы, дополнительный элемент задержки идва элемента И, причем вхоцы настроечного узласоединены соответственно с выходами запоминаю.20щего узла и выходами узла взаимно сблокированныхвоспринимающих элементов, а выход - с первымвходом фиксатора группы, второй вход которого и цепь его самоблокировки подключены к пер 2 вому выходу элемента памяти, а третий входк инверсному выходу блокирующего элемента,при этом вход дополнительного элемента памятичерез первый элемент И соединен соответственнос выходом буферного блокировочного элемента,с выходом элемента регулирования задержки, инверсным выходом деблокируюгцего элемента ис входом второго элемента И, другой вход которого соединен со входом элемента регулированиязадержки., а выход - с другим входом доно:нш.тельного элемента памяти, второй выход которсгочерез дополнительный элемент задержки подключен к первому входу блокирующего элемента,кроме того инверсный выход фиксатора группысоединен с вторым входом блокирующего элемента, а другой выход - с первым входом деблокируюшего элемента, второй вход которого подключен к буферному запоминающему элементу,а третий вход и цепь самоблокировки - к буфер.ному блокировочному элементу, при этом выходдеблокирующего элемента соединен со схемойкоммутации выходных цепей.Редактор Т. ОрловскаяЗаказ 3084 а/255 Составитель Л. ЗахароваТехред А, Демьянова Корректор Н. Золотовская Тираж 1029 ПодписноеБНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП "Патент", г. Ужгород, ул, Проектная, 4