Устройство для вычисления обратной величины

1 ц Я 9708 ОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 08;02.74 (21) 1994794/18-2 51)М. Клаб 06 Г 7 нием заявкиприсоеди Государственный комитет Совета Министров СССР(53 по делам нзабретени и открытий(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕН ОБРАТНОЙ ВЕЛИЧИНЫ Изобретение отельнои техникив качестве вычиЭВМ, работающцифрами 1,0тические операцред,к области вьт быть исполього блока ци стеме счисл полняющих а ими разрядам носится числизовано фровых ения с рифме- и впеи може лительн их в си 1 и вь и старш ст дл Дин 20О не бу/х 30 Известно устройство для вычисления обратной величины, содержащее цепочку последовательно соединенных элементов задержки, 10 вход первого из которых подключен к входу устройства, цепочку последовательно соединенных сумматоров, блок хранения значений периода, вход которого соединен с выходом устройства, а выход - с первым входом ком мутатора.Множитель подается в прототип параллельно, Период величины 1/х вычисляется в прототипе следующим образом.Число х суммируется со сдвинутым на о разряд влево числом х, умноженным на или на 1 так, чтобы наименьшие значащие разряды суммы были равны 1.Число Х сдвигается еще на один разряд влево и умножается на О или на 1 так, 25 чтобы при сложении результата с предыдущей суммой получалась единица в следующем разряде влево от новой суммы.Шаг 2 повторяется до тех пор, пока дет вычислен весь период величины 1 Недостатком известного устройства является то, что разряды первого периода обратной величины 1/х образуются начиная от младших разрядоз. Это не позволяет использовать их в дальнейших операциях до окончания вычисления периода, что снижает быстродействие всего устройства,Цель изобретения - повышение бы родействия устроиства, предназначенного я вычисления обратной величины.Это достигается тем, что устройство содержит блоки управления умножением, блоки умножения, соединенные первым входом с выходами соответствующих элементов задержки, вторым входом - с выходами соответствующих блоков управления умножением, а выходами - с вторыми входами сумматоров. Выходы сумматоров подключены к входам блоков управления умножением, выходы последних - к соответствующим входам дополнительного коммутатора, выходом связанного со вторым входом основного коммутатора, вьход которого соединен с выходом устройства. Входы первого блока умножения и первого блока управления умножением соединены с входом устройства.В предлагаемом устройстве информация обрабатывается будучи представленной в виде степенных приращений (СП),Число масштабируется в пределах от 0 до 1:Сумма 10 00 10 О 1 00 01 0,10,010,0110,01100,010110,010110 10 00 10 01 00 10 00 10 01 00 3а) масштабирование в пределах от - 0,5 до +0,5,б) сложение с числом +0,5.Умножение на 2.Суммирование с числом 0,5. Целая часть полученного числа - степенное приращение.Шаги- 3 повторяются к раз, где к - количество двоичных разрядов в кодируемом числе.В табл.,1 и 2 приведены примеры кодирования чисел 0,01011 и 0,000101110 соответственно. В них обозначено: Вр - промежуточный результат кодирования, р - номер шага кодирования. В правом крайнем столбце табл,и 2 приведен пример процесса декодирования, который представляет собой суммирование количественных эквивалентов степенных приращений.Числа, записанные в виде СП, можно складывать последовательно старшими разрядами вперед. При сложении двух СП могут возникнуть следующие варианты суммы:01+01=01, 01+10=10, 01+00=00,10+00=01, 10+10=-10.01, 00+00=00.01. Пример сложения закодированного ранее числа 0,01011 с самим собой даи в табл. 3. Степенные приращения 0,1, 1 О и 00 соответствуют цифрам О,+1 и -соответственно. 15 Декодирование произведено без учета образования разряда с номером р=О.На чертеже представлена схема устройствадля вычисления обратной величины числа в системе счисления с цифрами +1,0 и - 1, где 20 обозначено:- вход устройства; 2 - элементы задержки; 3 - блоки умножения; 4 - сумматор; 5 - блоки управления умножением; 6 - первый коммутатор; 7 - второй коммутатор; 8 - блок хранения значений 25 периода; 9 - выход устройства.Входпредназначен для приема числа Х,обратную величину которого необходимо вычислить. Число Х подается в последовательном коде страшими разрядами вперед, буду чи представленным в виде СП, Элементы 2задержки служат для сдвига во времени числа Х относительно самого себя. Каждый блок 3 предусмотрен для умножения сдвинутого числа Х на О 1, 1 О или 00, т. е. на О, + или 35 -соответственно, поэтому блок 3 представляет собой простую схему, построенную из небольшого числа схем И, ИЛИ и НЕ.Сумматор 4 служит для вычисления суммы двух слагаемых, поступающих последователь ным кодом старшими разрядами (СП) вперед, Блок 5 управления умножением необходим для управления блоками умножения в зависимости от суммы, образующейся в сумматоре 4. В зависимости от вида СП, блок 5 45 вырабатывает соответствующий сигнал длябуправления блоком умножения. Первый коммутатор б представляет собой управляемую схему сборки, собирающую поочередно си 1- налы с блоков 5, Второй коммутатор 7 предназначен для управления выдачей информации из коммутатора б и из блока 8 хранения значений периода, а также для управления записью информации в блок 8. Выход 9 коммутатора 7 служит выходом всего устройства.Период величины 1/л в предлагаемом устройстве вычисляется следующим образом.Число Х, умноженное на +1, если его первый значащий разряд равен +1, и на если его первыи значащий разряд равен - 1, суммируется со сдвинутым на один разряд Вправо исло Х, умноженным на О,-1- или - 1 (01,10 или ОО) так, чтооы старшин (первый) разряд суммы был равен + (О), а второи разряд - нулю (О 1).Число Х сдвигается еще на один разряд вправо и умножается на О, +1 или - ,1 так, чзооы пр.1 сложении результата с предыдуСу.ИРОИ ПОЛуЧИЛСя НУЛЬ 01) В С,.СЛощем разряде справа от новои суммы.шагповторяется до тех пор, пока еще будет вычислен весь период величины 1/Х.единица, записанная в виде бесконечной дроби, в двоичной форме имеет вид о,1111 В виде степенных приращении это число записывается как 10.01.О 1.о 1,. .сли брать конечное число разрядов, то за 1 ис в динарном алгоритме выглядит как 10.01.01,01.01,01,00 или 10.01.01.01,.00.10. Исходя из этого, в первом шаге вычислений /Х в предлагаемом устройстве обеспечивается появление единицы 1 О) в первом разряде суммы и нуля О) - во втором разряде, ьо всех остальных шагах работы устроиства ооеспечивается равенство нулю всех остальных степенных приращений суммы.Указанную процедуру можно было бы продолжать до получения всех разрядов числа/,"1,Для пояснения работы предлагаемого устроиства приведем пример вычисления обратной величины числа л=0,0 О. ример кодирования этого числа дан в табл. 1: С 1 А= =,0.00. 10,01.00.В приведенном численном примере, слева в столбик записаны разряды искомого частного (первого периода).10,10.00.10.01,0010,10.00,10,01.000001.01.01.01.01.01.00.10.00,01.101010.00.10.01.001010.00.10.01,0000. .00.10.00.01,10 10,01.01.01.01.01.01.01.01.00.10 Декодировав число 10,0.01.00,10.0.00, записанное в столбик, получим двоичное число 0,1011101, Это значащая часть истинного зна 5 1 О 15 20 25 30 35 40 45 50 чения периода, равного 0,0001011101, если делитель равен 1 о 11 в двоичном коде, Определить истинное положение запятой в частном можно, учтя при этом, что для записи в виде степенных приращений числа масштабируются в пределах от 0 до +1,Число Х, на которое необходимо разделить единицу, последовательным кодом, старшими разрядами вперед поступает на вход 1 и распространяется по цепочке, состоящей из элеМЕНтов Л ЗаЛЕРЖКИ. 1 ВЬ 1 ХОДа КаЖДОГО ЭЛЕ- мента 2 число, задержанное на определенное количество тактов, поступает на один из входов соответствующего блока 3 умножения. Элементы задержки выбирают таким ооразом, чтобы число Х поступало на соседние блоки 3 умножения со сдвигом на один разряд. Блоки 3 производят умножение Х на 0,1, 10 или ОО, в зависимости от вида очеред 11 Ого разр 51 да суммы, полученной В соседнем снизу сумматоре 4. Слежение за определенным разрядом суммы производит блок 5. Сиглал, зыраоа 1 ыоаемыи каждым из блОкОВ управ 1 еьиамножением Ь, яВляется ОднОВре мгнно о 1 ередным разрядом искомого частного и передается для выдачи из устройства вычисления ооратной величины на первый коммутатор б, Легко видеть, что блоки 5 срабатывают последовательно один за другим, начиная с нижнего. 1 ервый коммутатор б СОоиоаЕГ ВЫ 11 абОтаННЫЕ В бЛОКаХ 5 СИГНаЛЫ на одну шину и пересылает их на второй коммутатор 7 для выдачи из устройств и для записи в блок 8 хранения значений периода. осле того, как все разряды периода будут О 11 рЕдЕЛЕНЫ, ПЕрИОд МОжЕГ ОЫтЬ ВЫдаН Из Олока Ь еще несколько раз для достижения результатов необходимой точности,11 оскольку все числа, записанные в виде С 1, начинаются со значащеи цифры, пераы 1 Старший) разряд частного 1(Х оудет Опроделен В первом такте раооты рассматриваемого устроиства. ьторой разряд - во втором такте и т. д. иычисленные разряды посгупают с выхода 9 в другие решающие усгро 11 ства, раоотающие на основе динарного алго 1 итл 1 а, гле сразу же подвергаются дальнеишеи оораоотке. 1 акой порядок определения 1 астпо 1 о 11 Х От С 1 арших разрядов к младшим), реализованныи в предлагаемом устройстве, существенно повышает его быс 1 родеиствие по сравнению с прототипом,Формула изобретения Устройство для вычисления обратной величины, содержащее цепочку последовательно соединенных элементов задержки, вход первого из них соединен с входом устройства, цепочку последовательно соединенных сумматоров, блок хранения значений периода, вход которого соединен с выходом устройства, а выход - с первым входом коммутатора, отличающееся тем, что, с целью повыше5.19708 Сост а вител ь Э. СенинаТехред А, Камышнико Редактор И, Каши ектор Л. Кото Тираж 864овета Министкрытийн наб., д. 4/1544венного комитета Слам изобретений исква, Ж, Раушск каз 1795 ПодппсноСССР Изд ИПИ Государ по д 113035, Мтипографии, нр. Сапуно нйя быстродействия, устройство содержит блоки управления умножением, блоки умножения, соединенные первым входом с выходами соответствующих элементов задержки, вторым входом - с выходами соответствующих блоков управления умножением, а выходами - с вторыми входами сумматоров, выходы которых соединены с входами блоков управления умножением, выходы которых соединены с соответствующими входами дополнительного коммутатора, выход которого соединен с вторым входом основного коммутато ра, выход которого соединен с выходом устройства, при этом входы первого блока умножения и первого блока управления умножением соединены с входом устройства.