Передающая часть системы телеизмерений

(21) 167666718-24.1 Кл. 6 08 с 19,28 с присоелицсц:ем заявки ствеккьк ковктетПР 9 ГосударСовета Мккк.т.в Соа делвч кзвСреекки открв ткй 32 риорцтет(088.8) Опубликовано 15.06,74, Бюллетень Ъо 22 Дата опубликования описания 2) АВ-"ьт(71) Заяви Гель ПЕРЕДА 10 ЩАЯ ЧАСТЬ СИСТЕМЫ ТЕЛЕИЗМЕРЕНИЙ 11 зобрстсзие Относится к телемсханцке и У. с ж е т б ы т ь 11 с и Ол ь 3 О 3 2 и О В я д 2 и т и В ц Ь 1 х с цсОмах теле:.3, ере:1: со си(атцез лдцньх.Известна передающая часть системы тслсизмсренцй, содержащая датчики, выыды которы. соединены со входами коммутатора, выход кэммутатора подключен ко входу преобразователя, с(яялог - ксЛ, выход которого с-лНен со зхолдмц буферного стробируюше- ГО рег;стра и О:ОкаппаВления, Оливьход блока упрявле 1 ИЯ сОелцнен со Входом счцтыВдйця ц сброса буферного сгробируощего регистра, Остальые вь.(Олы Олока уп 12 Вления тэлктючеы к ксдообраЗОВателю адресОВ, Выхл которого связан со Входом о;ферного 32- поминающего устройства, а выход последнего соединен с передатчиком ерез второй комзутятор.Недостатком такой системы является оольшой объем кодовой посылки параметра, вызВа 1:-1 ыЙ тем, что кажлый р 23 передается еГО ГОЛОЕ ЗЦ 2 ЧЕНИЕ.С цельо усовершенствования известной передаошей част;1 систеъ 1 ы телецзз 1 ерениЙ В части сокрашения времени передачи ицфоргапиц при сохранении ее достоверности путем реализации передачги приращений с накоплением в пределах и разрялов и рациональцого построетия телеметрического кадра в переда:ошуо ч я сть введен дешифратор кода суммарного прОдще:1:я, зхоль Которого соелцнегиы с выылам: Нг млалшк разрчлоз бу- фернОГО строб д 1 011 ОГО рогстра, Оуферйое зяпозинаюшее устройство ВыпдгНе:1 О В Вцде 5 2 щ параллельных зстзей, зхолы котопых Открываются сцгцялямц с ол:01 мсньх вы (О- лов лешцфряторд, сигйяльць;с входы всех ветВей соединены параллель:1 О . полклочец. и выылу колооорязоздтеля лресоз, а сцг;дль- ныЙ вход 2"-ветз:1 с"ел.е:1, кзозе того, с Вь- ходамц старших, Пч:1 а с (ггг+1)-го, рдз-,ядоз стр 05 ируОиСгз рог:стра. Выходные рскаи(лоЙ ветви могут Оыть лополцейьразрялами фтззцрсзяця коля приращения, который пр;1 зыборке цформдлцц цз лаццдй Ветви передается Олцц ряз 32 иц (л.Такая переда:ощая часть обе:печцвает дспределение кодовых ялрссоз параметров, з;яченця которых существе:-;ы, нд позиции в гслеметрическоз кд;ре, соответствюшце теку - щему значению суммарного приращения этого параметра. Пр это:,1 сдмц суммарцые при - ращения .,огут йе Герелязаться Вовсепередаваться олин раз с группой алресов параметров, цмсюшх олпаковое суммарное приращение. 1(отрольняя посылка параметра передается в моменты переполнения гц млалших разрядов ц поэтому оказывается ця т позиций короче. Ня чертен(е пр(введена фу 1 ькццональная схема передающей части для слу10 15 20 25 30 35 40 45 50 55 60 65 чая и=3 с дсц 1;1(ррятором на логических элементах. Передающая часть солеркцт; датчики 1, коммутаторы 2, преобразователь ацалог - Код ОЛОК уП 1 ЭЯВЛЕцця ПЕрЕЛагЕЙ 4, буфЕрный стробцрующий регистр 5, кадоооразоватсль адресов 6, буферное мцогорегистровое зяпэзП 1 яюшее устроство с язтомятическОЙ псрсзапгисью 7, передатчцк с модулятором 8, дешцфратор кода суммарного приращения 9, логические схемы НЕ, ИЛИ И 10 - 12 соответственно,В дешцфряторе 9 зыхолы первых шести схем НЕ соелцнены со вхадамц разрешения запцсгн соответствующих ветвей буферного запомина ошего устройства, выход последней схемь НЕ соед,Нец со Входом разрешения записи послелнеЙ ветви ОуфернОГО запоминя 10. Рцего устройства, на седыуо ветвь сигнал разрешения записи подается с четвертой схемы И, выхолы третьей, второй ц первой схем И соелц 1 ены с с:1 гцальцымц входамц цзестой, цятоц ц третьей схем НЕ, выходы схем ИЛИ соелцце:ы со входами запр.та первой, второй, чствертой ц седьмо( схем НЕ, ко входам первой, Второй, третьей, четвертой схем ИЛИ и третьей, второй, четвертоц схем,И подключены Выходы соответственно второго в третье, первого в третье, первого в второ и первого в второго в третьего рязрлдв буферного регистра, сигнальные входы первой, второй, четвертой и входы запрета шестой, пятой, третьей схем НЕ сое- ДИНЕНЫ С ВЫХО ЯГМИ СООТВЕТСТВЕг 1 г 10 ПЕРВОГО, второго, третьего разрядов регистра. При этом для формирования СРРгнала приращения с накоплением используется (гг 1 напрцмер, три) младших разрядов буферного стробирующего регистра, а формирование телеметрического кадра осуществляегся в буфер 1 ол Запомц.нающем устройстве, ю 1 еОщем 2" 111 апрцмер, восемь) параллельных ветвей. Дешифратор кода сумсмарного приращения осуществляет выбор соответствующей ветви буферного запоминающего устройства.Передяющяя часть ряоотает следуОшим абразол.Датчикц 1 - 1 поочередно с,высокой скоростью опрашиваются коммутатором 2 снятые с них,величины параметров преооразователемпреобразуются в двоичный код, который поступает В буферный строоирующий регистр 5. ОлОврехенРО,величНа последнего разряда кода поступает в блок управления 4 и сравнивается с хранящимся там предыдущигм значением последнего разряда этого ке параметра. Если значение разряда изменилось с О на 1 или наоборот, то управляющее устройство 4 подает сигнал считывания на буферный регистр 5 и на соответствующий вход кодообр азов ател я адреса.Если параметр изменился менее, чем на шаг,квантования, то состояние последнего разряда не изменится и блок управления 4 выдает управляющий сигнал на вход сброса буферного рег 11 стра 5,По сигналу счцтыван:я значения,зап:санные в (гг 1 трех) младших разрядах буферного регистра 5, поступают на соответствуюш:е Входы дешифратор я коля см:А 2 рцых прращенийй. В зависимости от того, какое чцсло записано в (гг млалшцх разрялах регистра 5, на одном нз 2" выходов (кроме последнего) лешифрят 01 я 1(ал 1 суарно. 0 п 11 ирященця 9 сфорзН 1 уется сцгцал рязрешеццятарый открывает вход соответствующей ветви буферного запомцнающего метроСтза (. В этой ветви записывается алрес измерен;.1 о: о параметра. Если же во всех пг млалшГх разр 1 дях рй Истра 5 записаны нули, топрявляющцй с 11 гнгл сфор мц 1 уется 12 последнем Выходе дешифратора 9 ц откроет вход последней ветви буферного запоминающего устрой- стВЯ 7, В этОЙ ВетВИ, кроме Ял 1 еса цзмере- ного параметра, запишется его полное значение, за исключением пг гмлалшцх разрядов. Код, зяпцсаццый в БЗУ, автоматически пзрезяписыВяется В Выходной реГцстэ цл 3 О,11- жайший к нему свободный от ццформац 11 И, что обеспечивает запоминание Ветзей БЗУ от вы:(ода к,входу. Ксзггутатор . герцодическц опрашивает выкал:ые регистры ветвей 7, - 78 и передает в молулятор 8 запрограммцрОВЯПП 11 Й В ГОслелнем реГцстре код с ". Яр ного приращения и запцса 11 ные в ветвц алреса параметров, после чего псрехолцт на опрос следующей ветви. Крцтер 1 ем перехола к сле- ДУ 10 ЩЕЙ ВЕТВИ МОЖСТ ОЫТЪ ВЫООРКЯ Цз ВЕТВИ всех адресоВ цли:екото 1 ого заряее уста:1 ОВ- ленного их количества. Раббота лешифраторя кола прцрашенцц, собранного по схеме, приваденно на чертеже, :Окет Оыть 1 ассмотреня н 2 прР 1 мере для с.1- марного приращенця, равного елннцце. В этом случае в трех младших разрядах буферного стробируОщвго регистра 5 будет записано число 001. Следовательно, на с:гналь:ый вход схемы запрета НЕ 10, поступит елцн 11- ца, а ца входы схемы созпалений 11, прилут нули (СРГнала цет) ц с ее Выхода на схему 10, сигнал запрета не поступит, а значит схема 10, пропустит сигнал на вход разрешенця записи первой ветви БЗУ. Одновременно елиница с первого разряла регистра 5 поступцт на входы запрета: схемы запрета 10, - непосредственно, а схемы запрета 10 10 и 10, - через схемы ИЛИ 11 11 ь 114 соответственно и запретит формирование сцгна. лов разрешения записи для второй, четвертой, шестой и восьмой ветвей БЗУ. Так как во втором ц третьем разрядах регистра 5 записаны нули, то по крайней мере на одном, входе схем совпадений 12 12 122 124 сигнал будет отсутствовать. Следовательно, на сигнальные входы схем запрета 10 10;, 10, и на входы разрешения записи третьей, пятой, шестой ц седьмой ветве 1 БЗУ сигнал не пройдет. Аналогично мокет быть рассмотрена работа дешифратора ц при других значениях кода суммарного приращения.Таким ооразом, передающая часть обеспечивает передачу суммарных (в пределах ггг разрядэз) пр:ращений в те моменты, когда од. э нэе приращение оказывается равным поро:у квантоваяя или превышает его, а прц переполнениях разрядов накопления - полных значечцй параметров. Дополнительное сжатие осуще твляется путем передачи адресов параметров, имеющих адцнаковое приращение, с одной для группы таких адресов кодовой посылкой суммарного приращения, а полного значения параметров - без и младших разрядов.В связи с тем, что возникающие при этом резервы времени оказываются существенно больше, чем при передаче полных значений всех существенных выборок, то пербдагощая часть может содержать несколько групп датчиков 11 - 1,), каждая со свэим преоэразователем 3, устройством управления 4 и буферным рег:Стром 5. При этом выходы всех буферных регистров 5 подключаются ко входам дешцрратэра кода суммарных приращений 9 и,васыой ветви ЗУ 7 через развязывающцс цспн, а начало такта опроса ц измере:ия параъетра каждой следуОшей Группы должно быть сдвинуто на время сргде 1,р - время опроса параметра, включающее формирование кода и его запись в соответствующую ветвь БЗУ;Л - число прупп датчиков.Л 1Прц этом Лггде М - общее количество параметров в группе,1. - среднее на цикл опроса количество параметроз одной труппы, принимающих значения, падлежащие передаче.В тех случаях, когда из-за неравномерного расположения параметров по уровням, подлежащим передаче, происходит существенный сдвиг времени передачи отдельных параметров, вместе с адресами может быть записано время измерения параметра, для чего на блок времени подается считывающий сигнал, а его выходы соединяОтся со входами соответствующих разрядов всех ветвей БЗУ. 5 10 15 20 25 30 35 40 45 50 Предмет цзоорете:ця 1. Передающая часть сц. темы телсцзмерсний, содержащая датчик, коммутаторы, преобразователь аналог - код, буферный стрэоцрующцц регистр, блок управления передачей, кодообразователь адресов, буферное запоминающее устройство и перодатчцк с модулятором, от.гичагощаяся тем, что, с целью повышения достоверности ц сокращения зреме:ц передачи информации, в нее взедец дешифратор кода суммарного приращения, вхо,ы которого соедиены с выходамц ггг младших разрядов буферного стробцруюшего репстра, оуферцое запоминающее устройство выполнено в виде 2" параллельных ветвей, входы разрешения записи этих ветвей соед:нены с одноизе ныц выходамц дешифратора, сцг:1;льные входы всех ветвей соединены параллель;о ц подклочецы к Выход :.Одоооразэзателя адресов, сцгцальцый вход последней (2") ветви соединен, кроме того, с выходам:.1 старших, начпая с (ггг+1)-го, разрядов оуферного строоцрующего регистра.2, Передаоцая часть по п. 1, от.гггчггюгцаяся тем, что дешифратор выполнен на логических элементах И, ИЛИ, НЕ. причем для трехразрядцогэ кода приращения выходы первых шести схем НЕ соединены с входах 1:1 разрешения зап:сц Однэиецных ветВеи буферного запоминающего устройства, выход последней схемы НЕ саедцен с входом разрешения записи Носыой ветви, с входом разрешения записи седьмой ветв. соединен выход четвертой схемы И, выходы третьей, ВторОП и перВОН схем И соедине;1 ы с сигнальнымиц Входамц шестой, пятОй ц тр:тьсй схем НЕ, выходы схем ИЛ 11 соед:цен, с входами запрета первой, второй, четвертой ц седьмой схем НЕ, к входам первой, второц, третьей, четвертой схем ИЛ 11 ц третьей, второй, первой, четвертой схем И подключены выходы соответственно второго - третьего, первого - третьего, первого - второго ц первого - второго - третьего разрядов оуферного регистра, сигнальные входы первой, второй, четвертоц ц входы запрета шсстэй, пятой, третьей схем НЕ соединены с выходам:СоответственНо перзэго, второго, третьего разрядов буферного стробцрующсго регистра,г. 7 з с 1 Составитель В, КузнецовЦветкоеа Те.".оед Г, Дворина Корректор И, Сигикина Релактор 37/833 ЦНИИПИ ПолписпоСР акг Тип. Харин фил. прел. Патент Изд. М 1720сударственного комитет по делам изобретеннГ Москва, Ж, Раушск Тираж 624 Совета Миппстро и открытий я наб., д, 4/5