Запоминающее устройство

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Реслублииависимое от авт. свидетельства М 2069аявлено 14.1 Ч,1969 ( 1321877/18-24)присоединением заявки тров МПК 6 11 с 11,6 омитет по дела риоритет -публиковано 07,1 Ч,1971, Бюллетень1ата опубликования описания 28 Х.1971 обретении и открытиири Совете МинистровСССР К 681.327.02(0 Авторыизобретения Г, Нисневич и Е. А, Чурил явитель ЗАПОМИНАЮЩЕЕ УСТРОЙСТВ Изобретение относится к автоматике и вычислительной технике. Известно запоминающее устройство (ЗУ) по основном авт. св.206903 на трансфлюксорах, содержащее числовые шины записи О и 1, разрядные шины запрета О и , кодовый распределитель. Общая точка всех числовых шин записи 1 матрицы ЗУ через кодовый распределитель подключена к шинам запрета первого разряда, а выходы запретных шин каждого разряда объединены в общую точку, подключенную через кодовый распределитель к шинам запрета следующего разя а. дОднако такие ЗУ имеют большое число внешних по отношению к матрице проводов, идущих от общей точки выхода шин запрета каждого разряда на кодовой распределитель. Эти дополнительные провода не связаны непосредственно с элементами памяти и обеспечивают последовательность цепи записи из шиц запрета через кодовый распределитель. В результате увеличивается сопротивление цепи записи и межпроводная паразитная емкость, повышается требуемая мощность импульсов записи и искажается форма импульсов.В предлагаемой схеме полноточного ЗУ на трансфлюксорах эти недостатки устранены, и она отличается тем, что все числовые шины проодят встречно через элементы памятисмежных разрядов каждого числа.Благодаря такой прошивке концы шиц запрета смежных разрядов объединяются з 5,общую точку либо непосредственно на матрице ЗУ, либо только ца кодовом распределителе.В такой схеме число дополнительных про,волов, не связанных непосредственно с эле- О мецтами памяти, либо сокращается вдвое (ЗУна двухотварстных трансфлюксорах, фиг,),либо полностью исключается (ЗУ на четырехотверстцых трансфлюксорах, фиг. 2 и 3). Бла,годаря этому снижается паразитная ем кость монтажа, уменьшается сопротивлениецепи записи и, как следствие, мощность источника импульсов записи. Надежность такихсхем выше по сравнению с известными, технология изготовления проще, а себестоимость 20 ниже.На фиг. 1 приведен вариант предлагаемогоЗУ на двухотверстных трансфлюксорах; нафиг. 2 и 3 - схема ЗУ ца четырехотверстныхтрансфлюксорах.25 Направления положительных импульсовтока записи информации показаны стрелками,Схема, показанная на фиг. 1, содержит соответственно запоминающее устройство надвухотверстных трансфлюксорах 1 (по стро- ЗО кам матрицы расположены числа, а по столб 300890цам - разряды), разрядные шины 2 запрета 1, дополнительные провода связи 3 (разрядные шины запрета О), числовые шины 4 записи О, числовые шины 5 записи 1, кодовый распределитель 6.Запись информации осуществляется в два такта, В первом такте импульс тока проходит по выбранной числовой шине 4 записи О, осуществляя блокировку элементов памяти всех разрядов соответствующего числа,Вторым тактом производится запись 1 (разблокировка) в соответствии с кодом, задаваемым распределителем 6, При этом импульс тока записи проходит по числовой шине 5 записи 1 и разрядным шинам запрета 2 или дополнительным проводам связи 3, подключенным кодовым распределителем 6, согласно заданному коду.На фиг. 2 приведен вариант схемы предлагаемого ЗУ на четырехотверстных трансфлюксорах. Эта схема отличается от описанной выше отсутствием дополнительных проводов связи.Она содержит собственно запоминающее устройство на четырехотверстных трансфлюксорах 7, разрядные шины запрета 1, разрядные шины 3 запрета О, числовые шины 4 записи О, проходящие встречно через обе половины каждого трансфлюксора, числовые шины 5 записи 1 и кодовый распределитель 6,Информация представляется активным сигналом 0:а) Логическая 1 - 10 (левая половина трансфлюксора разблокирована, правая заблокирована);б) Логический О - 01 (левая половина трансфлюксора заблокирована, правая разблокирована).Такое представление информации условно, так как схема допускает и обратное представление информации.Запись информации осуществляется также в два такта. В первом такте импульс тока по щине 4 осуществляет встречную блокировку обеих половин элементов памяти всех разрядов выбранного числа. Во втором такте импульс тока, проходя последовательно по числовой шине 5 и соответственно заданному коду по разрядным шинам 2 или 3, осуществляет запись О или 1 соответственно.5 На фиг. 3 приведен вариант схемы предлагаемого запоминающего устройства на четырехотверстных трансфлюксорах, осуществляющей запись информации путем переблокировки элементов памяти.О Предлагаемая схема отличается от схемы,показанной на фиг. 2, прошивкой элементов памяти одного разряда шинами подготовки, проходящими последовательно через среднюю перемычку соответствующих половин однооименных разрядов. Такая прошивка позволяетприменять форсированный режим работы при считывании информации.Схема содержит собственно запоминающееустройство на четырехвтверстных трансфлюксорах 7, числовые шины 5 записи 1 (разблокировки), разрядцые шины 2 и 3 используемые для блокиров 1 ки элементов, памяти в режиме зациси, числовые шины 4, иополь зуемые в качестве шин опроса, также исполь зуемые для блокировки в режиме записи.кодовый распределитель 6.Запись информации в такое устройство осуществляется в два такта. В первом такте импульс тока по выбранной числовой шине 5 ооуществляет разблокировку обеих половин элементов памяти данного числа. Во втором такте импульс тока, проходя одновременно по числовой шине 4 н согласно заданному коду по разрядным шинам 2 или 3, осуществляет блокировку соответствующих тюловин элементов памяти. Предмет изобретения40 Запоминающее устройство по авт. св.Мо 206903, отличающееся тем, что, с целью сокращения числа проводов связи, уменьшения требуемой мощности управляющих импульсов и повышения надежности работы устройства, 45 числовые шины пропущены встречно черезнечетные и четные разряды элементов памяти каждого числа.. Харьк. фил. пред. Патент Заказ 162/656 Изд,506 Тираж 473 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж, Раушская наб., д, 4/5