Резервированное запоминающее устройство

ОЮЗ СОВЕТСКИХ ФОЦИАЛИСТИЧЕСКИХЕСПУБЛИК 1711237 9) Я 3. 29 0(51)5 6 ПИСАНИЕ ИЗОБРЕТЕН тся к вычислительь использовано при конадежных вычисющих ограничение повышение ая чевлена структур учая, когда коли равно 3. апоминающее лнительный бло блок 2 суммато ИЛИ 3, тригге и в каждом кан 7 блоки памя й 10 блоки сумустк 1 ров р 4 ле ти, маи ти ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Киевский политехнический институт им,50-летия Велйкой Октябрьской социалистйческой революции(56) Авторское свидетельство СССРМ 1317483, кл, 6 11 С 29/00, 1987,Авторское свидетельство СССРМ 1354250, кл. 6 11 С 29/00, 1987,(54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение относится к вычислительной технике и может быть использовано припостроении памяти высоконадежных вычислительных систем, имеющих ограниченияна энергопотребление, Цель изобретения -повышение надежности устройства. РезерИзобретение относи ной технике и может быт построении памяти высо лительных систем, име на энергопотребление,Цель изобретения - ности устройства.На чертеже предста схема устройства для сл ство каналов устройстваРезервированное з ройство содержит допо памяти, дополнительный по модулю два, элемент ключ 5 электропитания основной 6 и резервны первый 8, второй 9 и тре вированное запоминающее устройство содержит дополнительный блок 1 памяти, дополнительный блок 2 сумматоров помодулю два, элемент ИЛИ 3, триггер 4, ключ 5 электропитания и в каждом канале основной 6 и резервный 7 блоки памяти, первый 8, второй 9 и третий 10 блоки сумматоров по модулю два, мажоритарный элемейт 11, коммутатор 12 и элемент И 13, причем выходыкоммутаторов 12 являются информационными выходами 14 устройства, выход триггера 4 является управляющим выходом 15 устройства, Сущность работы резервировайного запоминающего устройства заключается в" разбиении основных 6 и резервных 7 блоков памяти на каналы, а затем в независимом формировании соответствующих величйн четырьмя способами в каждом канале, сравнении полученных величин и считываний ис-тинной информации, если есть хотя бы одно совпадение, 1 ил,торов по модулю два, мажоритарный элемент 11, коммутатор 12 и элемент И 13. На чертеже также обозначены информационные выходы 14 устройства. управляющий выход 15 устройства,Устройство работает следующим образом. Рассмотрим работу устройства для случая, когда количество запоминающих каналов равно 3. При этом блок памяти и хранящиеся"в нем информационные слова разбиваются на три части а, Ь и с. Соответственно резервный блок памяти также разбивается на три части и содержит суммы по модулю два информационных частей основного блока памяти.Таким образом, перед началом работы в блоках памяти устройства хранится следующая информация.1711237 канал 3 канал 1 канал Основной блок 6 з памяти сгде+- сумма по модулю два.Кроме того, перед началом работы устройства триггер 4 обнулен, т.е. электропитание к резервным блокам 7 памяти не поступает(они находятся в режиме "холодного" резерва), а коммутаторы 12 настроены 5 на передачу информации с выходов основных блоков 6 памяти на информационные выходы 14 устройства.При поступлении сигнала считывания на входы всех блоков памяти происходит 10 считывание по заданному адресу информации из основных блоков 6 памяти и дополнительного блока 1 памяти.Данная информация (а, Ь, с, а+Ь+с) поступает на входы дополнительного блока 2 15 сумматоров по модулю два, Если в работающих блоках памяти ошибка не произошла, то на выходах дополнительного блока 2 сумматоров по модулю два выдаются сигналы нулевого уровня, которые, пройдя через 20 элемент ИЛИ 3, не видоизменяют содержимое триггера 4. Таким образом, на информационные выходы 14 устройства выдается информация, хранящаяся в основных блоках 6 памяти по одинаковым адресам. 25 Если в работающих (в данном режиме) блоках 6, 1 памяти произошла ошибка, то на выходах дополнительного блока 2 сумматоров по модулю два выдается по крайней 30 мере один единичный сигнал, который пройдя через элемент ИЛИ 3, записывается в триггер 4. Единичный сигнал с выхода триггера 4 поступает на управляющий выход 15 устройства., Это свидетельствует о 35 том, что в устройстве произошла ошибка и для ее коррекции такт считывания должен быть увеличен. Кроме того, единичный сигнал поступает на управляющий вход ключа 5 электропитания, и на входы электропита ния резервных блоков 7 памяти подается питающее напряжение. Информация, считанная по одинаковым адресам из всех блоков памяти, поступает на входы блоков 8, 9, 10 сумматоров по модулю два. При этом в 45 каждом канале устройства происходит формирование соответствующих величин а, Ь, счетырьмя независимыми способами.Для канала 11, а - блок 612. с+(а+ с) - блок 813. Ь+ (а+ Ь) - блок 914. (а+ Ь+ с)+(Ь+ с) - блок 10Для канала 21. Ь - блок 622. а+(а+ Ь) - блок 823, с+(Ь+ с) - блок 924. (а+ Ь+ с)+(а+ с) - блок 102Для канала 31. с - блок 6 з2, Ь+(Ь+ с) - блок 8 з3. а+ (а+ с) - блок 9 з4. (а + Ь + с) + (а + Ь) - блок 10 з,Рассмотрим на примере первого каналаработу устройства в режиме коррекции ошибок. Здесь возможны четыре случая:ошибка произошла в блоке 61 памяти,ошибка произошла в одном из блоков62, 6 з, 1 памяти,ошибка произошла в блоке 6 памяти ив любом другом блоке памяти,ошибка произошла в одном из блоков62, 6 з, 1 памяти и в любом другом (кромеблока 61) блоке памяти или ошибка произошла в любых двух блоках 6 г, 6 з, 1 памяти,В первом случае на входы мажоритарного элемента 111 поступают три одинаковые величины а, Так как все три величины асовпадают между собой, то на вторые входыкоммутатора 121 поступает истинное значениЕ величины а, на управляющем выходемажоритарного элемента 11 выдается единичный сигнал (есть совпадение как минимум по двум входам, т.е. на выходе элемента111 истинная информация). На выходе элемента И 131 формируется единичный сигнал(триггер 4 находится в единичном состоянии) и скорректированная информация свторых входов коммутатора 121 выдается наинформацион ные выходы 141 устройства.Во втором случае на входы мажоритарного элемента 11 поступают две одинаковые (истинные) величины а и одна ошибочная, Так как мажоритарный элемент работает по принципу "2 из 3", то на его выходах формируется истинное значение а, а на управляющий выход выдается единичный сиг нал, Таким образом, на информационных выходах 14 устройстваустанавливается истинное значение а.В третьем случае устройство работает аналогично второму случаю, т.е. информа ция с выходов блока 61 памяти на мажоритарный элемент 111 не поступает. В четвертом случае на входы мажоритарного элемента 111 поступает три различные величины (ошибочная информация подвум входам не совпадает, если ошибкапроизошла хотя бы в одном разноименномразряде). На управляющем выходе мажоритарного элемента 11 выдается нулевой сигнал (нет. совпадения входных величин).Поэтому на выходе элемента И 131 формируется нулевой сигнал и истинная информация с выходов основного блока 6 памятипоступает на информационные выходы 141 25устройства.Аналогично работают и остальные каналы устройства,Время считывания информации в режиме коррекции увеличивается на время считывания из блока памяти, времясуммирования по модулю два блоком 10(или 8, 9), время задержки сигнала на мажоритарном элементе 11 и коммутаторе 12,Следует отметить, что устройство может 35содержать и большее количество каналов.При этом информационная емкость дополнительного блока 1 памяти уменьшается,однако это ведет к уменьшению количестваисправляемых ошибок, 40Если информационные слова, хранящиеся в основных блоках памяти устройства,разбиты на четыре части, то в каждом канале происходит формирование соответствующих величин а, Ь, с, б следующими 45четырьмя независимыми способами.Для канала 11. а - блок 612. б+(а+ б) - блок 813. Ь+(а+ Ь) - блок 91 504. (а+ Ь+ с+ О)+(Ь+ с)+(с+ с)+ с - блок 101Для канала 21. Ь - блок 622, а + (а + Ь) - блок 823, с+(Ь+ с) - блок 92 554,(а+ Ь+ с+ б)+(с+ б)+(а+ о)+ б - блок 1 ЪДля канала 31. с - блок бз2. Ь+(Ь+ с) - блок 8 з3, б + (с+ б) - блок 9 з 4, (а+ Ь+ с+ б)+(а+ Ь)+(а+ Ь)+ а - блок 10 з Для канала 41. с 3 - блок 642, с+ (с+б) - блок 843, а+ (а+ с 3) - блок 944. (а+ Ь+ с+ б)+(а+ Ь)+(Ь+с)+ Ь - блок 104 Устройство позволяет исправлять ошибки любой кратности, произошедшие не только в любом одном блоке памяти (как в прототипе), но и в любых двух блоках памяти, например в основном и резервном блоках памяти одного канала (ошибка исправляется, если информация в двух неисправных блоках памяти отличается хотя бы в одном разряде), Кроме того, устройство исправляет ошибки любой кратности, возникающие одновременно в некоторых трех блоках памяти. В частности, для рассмотренногоо случая разбиения устройства на три канала исправляются ошибки, произошедшие в следующих трех блоках памяти:блоках 61, 6 з, 7 з соответственно хранящиеся в них величины а, с, (а+ с),блоках 61, 62, 71 - величины а, Ь, (а+ Ь), блоках 62, 6 з, 72 - величины Ь, с, (Ь+ с), блоках 61, 1, 72 - величины а, (а + Ь + с), (Ь+ с),блоках 6 г; 1, 7 з - величины Ь, (а+ Ь+ с), (а+ с),блоках 6 з, 1, 7 з - величины с, (а+ Ь+ с), (а+ Ь).Исправляются также ошибки, произошедшие в любых трех из четырех блоков 71, 7 г, 7 з, 1 памяти или одновременно в этих четырех блоках.Возможность исправления данных "трехкратных" ошибок объясняется тем, что при этом в каждом канале устройства на одном из входов коммутатора 12 обязательно формируется истинная информация, а сигнал на управляющем выходе мажоритарного элемента 11 обеспечивает выдачу истинной информации на выходы 14 устройства.Формула изобретения Резервированное запоминающее устройство, содержащее основной и резервный блоки памяти в каждом канале, кроме последнего, дополнительный блок памяти, дополнительный блок сумматоров по модулю два, триггер, элемент ИЛИ, ключ электропитания и в каждом канале, кроме последнего, второй блок сумматоров по модулю два, в последнем канале основной блок памяти и первый блок сумматоров по модулю два, в каждом канале коммутаторы, информационные выходы которых являются информационными выходами соответствующего канала устройства, причем информационные выходы основных блоковактор Т,Юрчикова Т Корректор Н,Ревск Тираж Подписноедарственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Раушская наб 4/5 аказ 344 ВНИИПИ роизводственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 1 памяти соединены с первыми информационными входами соответствующих коммутаторов и с соответствующими входами дополнительного блока сумматоров по модулю два, последний вход которого соеди нен с информационным выходом дополнительного блока памяти, выход дополнительного блока сумматора по модулю два соединен с входом элемента ИЛИ, выход которого соединен с входом триггера, 10 выход которого соединен с первым входом элемента И каждого канала и с управляющим входом ключа электропитания, выход которого соединен с входом питания резервных блоков памяти, информационные вы ходы которых соединены с вторыми входами вторых блоков сумматоров по модулю два соответствующего канала, первые входы которых соединены с информационными выходами основных блоков памяти 20 последующего канала, первый и второй входы первого блока сумматоров по модулю два последнего канала соединены с информационными выходами основного и резервного блоков памяти предыдущего канала, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в него введены резервный блок памяти, в каждый канал, кроме последнего, первый и третий блоки сумматоров по модулю два, в последний канал второй и 30 третий блоки сумматоров по модулю два, в каждый канал мажоритарный элемент, информационные выходы которого соединены с вторым входом коммутатора соответствующего канала, управляющий вход которого 35 соединен с выходом элемента И соответствующего канала, второй вход которого соединен с управляющим выходом мажоритарного элемента соответствующего канала, информационные входы которого соединены с выходами первого, второго и третьего блоков сумматоров по модулю два соответствующего канала, при этом первый и второй входы первого блока сумматоров по модулю два каждого канала, кроме первого и последнего, соединены с информационными выходами основного и резервного блоков памяти предыдущего канала, первый и второй входы первого блока сумматоров по модулю два первого канала подключены к информационным выходам основного и резервного блоков памяти последнего канала, первый и второй входы второго блока сумматоров по модулю два последнего канала соединены с информационными выходами основного блока памяти первого канала и резервного блока памяти последнего канала соответственно, первый вход третьего блокасумматоров по модулю два каждого канала соединен с информационным выходом дополнительного блока памяти, второй вход третьего блока сумматоров по модулю два каждого канала, кроме последнего, соединен с информационным выходом резервного блока памяти предыдущего канала, второй вход третьего блока сумматоров по модулю два послеДнего канала соединен с информационным выходом блока памяти первого канала, вход питания резервного блока памяти последнего канала соединен с выходом ключа электропитания, выход триггера является управляющим выходом устройства,