Устройство для исправления отказов линейных преобразователей кодов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 2531 А 1 9) ( ) ЕСПУБЛИК . 5 Н 03 М 1 АН Е ИЗОБРЕТЕНИЯДЕТЕЛЬСТВУ К АВТОРСКОМ Изобретен ной технике и системах хран работки дискрЦель изоб ройства. ные выходы 11 а устройства, ель 1 кодов моторах по модуатрицей Н для его входы имеисло разрядов выходы имеют ационных разя к вычислительиспользовано в разования и обрмации,упрощение усте относитс может бытьния, преоб тной инфо ретения -функциональ- , 2 - блок уплинейный преобконтроля, первый ификации кодов, 6 памяти кодов и иг. 1 обозначенытактовый вход 9,олняется на ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Кузнецов А, В, Кодирование в памяти при наличии информации о дефектах, - В кн,: Помехоустойчивое кодирование и надежность ЭВМ/Под ред, В. В, Зяблова. М., Наука, 1987, с. 118, рис, 3.Пархоменко П. П. Согомонян Е. С. Основы технической диагностики, М: Энергоиздат, 1981, с. 271, рис. 7 - 22.(54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОТКАЗОВ ЛИНЕЙНЫХ ПРЕОБРАЗОВАТЕЛЕЙ КОДОВ На фиг. 1 представл ная схема устройства; на равления. Устройство содержит разователь 1 кодов, блок 2 и втооой блоки 3, 4 мод первый и второй блоки 5,блок 7 управления. На ф информационные входы 8(57) Изобретение относится к вычислительной технике и м,б. использовано в системах хранения, преобразования и обработки дискретной информации, Цель - упростить устройство, Оно содержит линейный преобразователь 1 кодов и блок 2 контроля, Благодаря введению блоков 3, 4 модификации кодов, блоков 5, 6 памяти кодов и блока 7 управления обеспечивается выполнение устройства на меньшем, чем в прототипе, числе сумматоров по модулю два, При этом для кода БЧХ (15,7) обеспечивается исправление любого отказа (константный сигнал на выходе какого-либо сумматора по модулю два в преобразователе независимо от входных сигналов) либо индикация неисправимого отказа преобразователя кодов за четыре такта работы. 1 з.п, ф-лы, 2 ил. вход 10 пуска, информацион и выход 12 индикации отказЛинейный преобразоват жет быть выполнен на сумма лю два в соответствии с м используемого кода, причем ют разрядность п (общее ч входного кодового слова), а разрядность ( (число информ рядов кодового слова).Блок 2 контроля также в сумматорах по модулю два,Блоки 3, 4 модификации кодов представляют собой наборы из соответствия и и ( сумматоров по модулю два, первые и вто 17025311000 0100 0010 0001 1000 0001 0010 0111 ожение 10011010111 1101011 1 100 01101011110 00110101111 11000110001 10001100011 10010100101 10111101111 30 Умн вектора на матрицу является типичным преобразованием для параллель ного определения синдрома, используемым, например, в устройствах декодирования помехоустойчивых кодов.Для рассматриваемого примера п=15, К, в=2, а регистр 16 имеет два разряда, 40Поступающий на вход, 10 пуска устройства сигнал начала преобразования подается на вход 21 пуска блока 7 управления, обнуляя счетчик 17 и устанавливая триггео 14 в состояние н 1",.При атом приходящий на 45 тактовый вход 20 блока 7 управления первый тактовый импульс возвращает триггер 14 в нулевое состояние. При этом счетчик 17 выдает на выход 22 блока 7 управления сигнал в виде двух разрядов логических нулей 50 00, который поступает на входы блоков 5, 6 памяти кодов.По сигналу "Начало преобразования" на входы 8 устройства поступают информационные сигналы в виде пятнадцэтираэряд ного параллельного кода Х 1, Х 2, ., Х 15, Для устройства требуется четыре такта тактовой частоты, В течение первого такта после сигнала начала преобразования счетчик 17 блока 7 управления выдает сигналы 100,рые входы которых обраауют первые и вто.рые входы блоков 3 или 4,Блоки 5, 6 памяти кодов могут быть реализованы на ПЗУ или на мультиплексорах.Блок 7 управления содержит (фиг, 2) 5элемент 13 И, триггер 14, элемент ИЛИ 15,регистр 16 сдвига, двоичный счетчик 17 иформирователь 18 сигнала отказа. На фиг, 2обозначены информационный вход 19, тактовый вход 20, вход 21 пуска, информационные выходы 22 и контрольный выход 23блока 7.Счетчик 17 имеет разрядность а(2 -общее число тактов преобразования),Формирователь 18 сигнала отказа 15представляет собой дешифратор, рассчитанный на выделение необходимого импульса от 1 до 2 - 1,Работу устройства для исправления отказов линейных преобразователей кодов 20, опишем на примере преобразования кодового вектора Х 1, Х 2, ., Х б кода БЧХ (15,7) ввектор У 1, У 2 У 8 путем умножения наматрицу Н, представленную е двоичнойформе: 25 которые являются адресными для блоков 5, 6, памяти кодов. С выхода блоков 5, 6 памяти копра снимаются соответственнр сигНалы В 1( , В 2, ", В 155 =О, О 0 и С 11), С ф,Св )=О, 00.Сигналы В ) ), )=1,15 поступают в блок 3 модификации кодов, где поразрядно складываются на сумматорах по модулю два с входными сигналами Х); )=1.15, С выходов блока 3 модиикации кодов сигналы Х) =11 =(Х)+ В), )=1,15 (+ означает суммирование по модулю два) поступают на входы линейного преобразователя 1 кодов и на первые входы блока 2 контроля.Под отказом линейного преобразователя 1 кодов понимается отказ любого его сумматора по модулю два, т.е. наличие на выходе любого сумматора постоянного уровня "Оо или н 1 п независимо от входных сигналов этого сумматораВыходные сигналы У,=1,8 линейного преобразователя 1 кодов поступают нэ вторые входы блока 2 контроля и нэ первые входы блока 4 модификации кодов,Нэ первые входы блока 2 контроля поступают для данного примера соответственно сигнэлы Хз, Х 4, Хб, Хт, Хв , Х 14 э на вторые входы блока 2 контроля пос)тупат соответственно сигналы У 1, У 2 ,1) Уб . Блок 2 контроля выдает сигнал нОн при отсутствии отказов в линейном преобразователе 1 кодов или сигнал п 1 н при наличии отказов в линейном преобразователе 1 кодов, По сигналу "Он на выходе блока 2 контроле на выходы 11 устройства поступает сигнал У=% )С , )= 1,8.11При наличии отказов в линейном преобразователе 1 кодов блок 2 контроля выдает "1" ,поступающую с входа 19 блока 7 на один из входовэлемента И 13 блока 7 управления. При этом в первом разряде регистра 16 сдвига формируется импульс. соответствующий второму такту преобразования, который поступает через элемент ИЛИ 15 на вход элемента И 13, на выход которого проходит один тактовый импульс, поступающий на счетный вход счетчика 17, Счетчик 17 выдает сигналы " 0,1 н (младший разряд справа), по которым из блоков 5, 6 памяти корв сримаются соответственно сигналы В 1 ,В 2 ),., В 12)=0,0,0,0,1,1,0,1,1,0,) 1 1 ОИС 1 С ,С 01, 1, 1. При этом на входы линейного преобразовеля 1 коув поступают сигналыХ,2=(ХР В, аа 1,15,нОо на выходе блока 2 контроля сигнализирует об исйравлении отказа линейного преобразователя 1, при этом нэ выходу 11 устройства поступает сигнал У=(У"В СР, )=1,8, 1702531"1" на выходе блока 2 контроля в течение второго такта сигнализирует о переходе к третьему такту, При этом управляющие сигналы на третьем такте формируются в блоке 7 управления аналогично описанному выше, Счетчик 17 выдает сигналы "1,0", по которым из блоков 5. 6 памяти снимаются сигналы В 1,(з) В 2( ),.В 13( )=1,0,1 1,0,0,0,1,0,0.0,0,1,0,0 ис ( ), с 2( ), , С 8)=1 0,0 1,1,1,1,0,При этом на входы линейного прео(бразовате я кодов поступают сигналы Х) )=з) =(Хф В) , )= 1,15,"0" на выходе блока 2 контроля сигнализирует об исправлении отказа линейного преобразователя 1 кодов и на выходы 11 устройства поступает сигнал(У ( )УС (3) )На четвертом такте по сигналу "1" в блоке 2 контроля формирователь 18 блока 7 управления формирует сигнал отказа, который выдается на выход 12 устройства.Работа устройства повторяется с поступлением на вход 10 следующего сигнала начала преобразования,В отличие от известного, в. предлагаемом устройстве используется только один комплект линейного преобразователя 1 кодов с блоком 2 контроля с исправлением в нем отказов за счет модификации входных сигналов, Для приведенного примера сложность рассмотренного устройства - 90 сумматоров, тогда как сложность прототипа - 134 сумматора.Как показывают расчеты, при увеличении размерности(1 хп) матрицы Н, в соответствии с которой соединяются сумматоры по модулю два, относительный выигрыш в количестве сумматоров стремится к 100 О .Формула из об рете н и я 1, Устройство для исправления отказов линейных преобразователей кодов, содержащее линейный преобразователь кодов и блок контроля, первые и входов которого п-общее число символов входного кодового слова) обьединены с соответствующими входами линейного преобразователя кодов, выходы которого подключены к вторым М входамф-число информационных символов входного кодового слова) блока контроля, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него ееедены первый и второй блоки модификации кодов, первый и второй блоки памяти кодов и блок управления, первые и входов первого блока модификации кодов являются информационными входами устройства, первые к входов второго блока модификации кодов подключены к выходам линейного преобразователя кодов, выходы первого блока модификации кодов соединены с первыми и входами блока контроля, выход которого подклк чен к информационному входу блока управления, тактовый вход и вход пуска которого являются одноименными входами устройства, гп информационных выходов (2"- общее число тактов преобразования) блока управления соединены с входами первого и второго блоков памяти кодов, выходы которых подключены к вторым соответственно п и 1 входам одноименных блоков модификации кодов, контрольный выход блока управления является выходом индикации отказа устройства, выходы второго блока модификации кодов являются информационными выходами устройства.2, Устройство по и. 1, о т л и ч а ю щ е ее с я тем, что блок управления содержит двоичный счетчик, регистр сдвига, формирователь сигнала отказа, элемент И. элемент ИЛИ и триггер. вход обнуления которого обьединен с входом обнуления двоичного счетчика и является входом пуска блока, тактовый вход регистра сдвига объединен с установочным входом триггера и первым входом элемента И и является тактовым входом блока, второй вход элемента И является информационным входом блока, выход триггера подключен к информационному входу регистра сдвига, выходы разрядов которого соединены с входами элемента ИЛИ, выход которого подключен к третьему входу элемента И, выход которого соединен со счетным входом двоичного счетчика, выходы которого подключены к входам формирователя сигнала отказа и являются информационными выходами. блока, выход формирователя сигнала отказа является контрольным выходом блока,2.67 Составитель О.Ревинскийедактор М,Циткина Техред М.Моргентал Корректор Т.Пали ГКНТ роизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина 10 Заказ 4551 ВНИИПИ Госу Тираж Подписноерственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб 4/5