Пирамидальная свертка по модулю три

во СССРО, 1982,ВЕРТКА П к вычислительчислять и конт- дулю три. Цель достоверности тво содержит и с первой по (и - по модулю 15,О ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОПИСАНИЕ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) ПИРАМИДАЛЬНАЯ СДУЛЮ ТРИ(57) Изобретение относитсяной технике и позволяет выролировать остаток по моизобретения - повышениеработы устройства. Устройсступеней свертки. Ступени1)-ю содержат сумматоры Изобретение относится к вычислительной технике, может быть использовано в цифровых устройствах для контроля арифметических операций и является усовершенствованием изобретения по авт. св, Рв 1105896.Известно устройство для формирования остатка по модулю три с пирамидальной сверткой, содержащее и ступеней, каждая из которых содержит "умматоры, и-я ступень свертки содержит сумматор по модулю три, информационные выходы которого являются выходами свертки, ступени свертки с первой по (и)-ю содержат сумматоры по модулю 15, выходы переноса каждого сумматора 1-й ступени 0=1,п) свертки соединеобеспечивающие вычисление остатка от деления числа на 15. Этот остаток поступает на входы сумматора по модулю три и-й ступени, формирующего код остатка от деления числа на три. Элементы И и И-НЕ преобразуют код остатка к однозначному представлению. Код записывается в регистр, На втором полутакте работы устройства входной код инвертируется на сумматорах по модулю два группы и на входах регистра формируется однозначное представление кода остатка инвеосией входного кода. Узлы сравнения сравнивают значения первого и второго разрядов на входах регистра и второго и первого разрядов на его выходах. При несовпадении хотя бы одной пары сравниваемых сигналов эле- З мент ИЛИ вырабатывает сигнал ошибки, принимаемый триггером, 2 ил. ы с входом переноса этого сумматора, вхоы нечетных и четных разрядов сумматоров первой ступени свертки являются входами нечетных и четных разрядов контролируемого числа, входы нечетных и четных разрядов сумматоров)-й ступени свертки 0=2,п) соединены соответственно с нечетными и четными входами двух смежных сумматоров (и - 1)-й ступени свертки, входы нечетных и четных разрядов сумматора по модулю три соединены соответственно с выходами нечетных и четных разрядов сумматора по модулю 15 (и)-й ступени.Недостатком этого устройства является низкая достоверность его функционирования.Целью изобретения является повышение достоверности функционирования уст, ройства путем обнаружения ошибок,Указанная цель достигается тем, что в устройство введены группа из Й сумматоров по модулю два.(й - четное), первый и второй элементы И, элементы И - НЕ, регистр, первый и второй узлы сравнения, элемент ИЛИ и триггер, причем первые входысумматоров по модулю два группы являются входами устройства, вторые входы объединены между собой, подключены к синхровходам , регистра и триггера и являются тактовым вхо, дом устройства, а выходы соединены с соот, ,ветсвтующими входами сумматоров перавойступени, Входы сброса триггера и регистаа обьединены между собой и подключены квходу начальной установки устройства, выхо-ды сумматора по модулю три подключены кпервым входам первого и второго элементовИ, а также к первому и второму входам элемента И - НЕ, выход которого подключен к , обьединенным между собой вторым входампервого и второго элементов И, выходы которых подключены к соответствующим входамрегистра, первый и второй выходы которогосоединены соответственно с вторым и пер вым входами соответственно первого и вто,рого узлов сравнения, первые и вторые , входы которых подключены соответственно к выходам первого и второго элементов И, а выходы подключены к входам элемента ИЛИ, выход которого соединен с информационным входом триггера, выход которого является контрольным выходом устройства,На фиГ,1 приВедена структурная схемаустройства; на фиг.2 - временная диаграм, ма работы устройства,Устройство содержит п ступеней, каждая из которых содержит сумматоры 13.1,13,2,13.Й по модулю два; сумматоры 1.1, 1.21.( -- 1),1, - по модулю 15 первОйй йступени; сумматоры 2,1,2,2, 2 - , второй ступени, сумматор 3 (п)-й ступени, сумматор 4 по модулю три и-й ступени, первый 5 и второй 6 элементы И, элемент И-НЕ 7, регистр 8, первый 9 и второй 1 О узлы сравнения, элемент ИЛИ 11, триггер 12, причем первые входы сумматоров 13.1,13,2(й),13.Й являются входами устройства, вторые входы объединены между собой, подключены к синхровходам регистра 8 и триГГера 12 и яВляются тактОВым входом устройства, выходы переноса каждого сумматора 1-й ступени (1-1,п) свертки соединены с входом переноса сумматора первой ступени, входы нечетных и ченых разрядов сумматора )-й ступени =2,п) соединеныБ 10 соответственно с нечетными и четными выходами соседних сумматоров О)-й ступени, входы нечетных и четНых разрядов сумматоров 4 по модулю три соединены соответственно с выходами нечетных и четных разрядов сумматора 3 (и - 1)-й ступени, а первый и второй выходы сумматора 4 по модулю три соединены с одним из входов первого 5 и второго б элементов И соответственно и одновременно являются входами элемента И - НЕ 7, выход которого соединенс Остальными входами первогО 5 и второго8 элементов И, выходы которых подключенык соответствующим входам регистра 8, пер 15 вый и второй выходы которого соединены свторым и первым входами соответственнопервого 9 и второго 10 узлов сравнения, первые и Вторые Входы которых подключены соответственно к выходам первого 5 и второго2 О элементов И, а выходы подключены к входамэлемента ИЛИ 11, выход которого соединен синформационным входом триггера 12, выходкоторого является выходом устройства,Устройство работает следующим обра 25 зом,В начале работы триггер 12 и регистр 8устанавливаются по входу сброса в нОльсигналом, поступающим на вход начальнойустановки устройства. На тактовый входЗО устройства поступают синхроимпульсыСИ типа "Меандр", На первом полутактесинхроимпульсы принимают нулевое значение и Входной й-разрядный код(й - четное),поступающий на первые входы сумматоров3 Б по модулю два, группы 13 транслируются(при нулевом значении сигнала СИ на вторых входах) и далее на входы сумматоровпервой ступени без изменения, причем навходы нечетных разрядов сумматоров4 О Й Й1,1,1,2,1,( -- 1),1, - , подаются нечетные разряды числа, на входы четных разрядов сумматоров - четные разряды числа, сигнал с выходапереноса каждого сумматора 1-й ступени45 (1=1,п) поступает на вход переноса этого жесумматора, В результате чего каждый из сумматоров к-й ступени (к=1,п) формирует навыходе свертку по модулю 15 подаваемыхна его входы разрядов, С выходов нечетныхБО и четных разрядов двух соседних сумматоров к-й ступени (к=1,п) поступают сигналына входы соответственно нечетных и четныхразрядов сумматоров (к+1)-й ступени, Сумматор (и)-й ступени 3 формирует на своем55 Выходе свертку по модулю 15 входного числа.С выходов нечетных и четных разрядовэтого сумматора 3 сигналы поступают на входы соответственно нечетных и четных разрядов сумматора 4 по модулю три и-йступени, который формирует на своих выхо 1695308узлах сравнения элемент ИЛИ 11 вырабаты вает нулевое значение, записываемое в триггер 12 по заднему фронту синхроимпульсов СИ, и свидетельствует о правильной работе устройства. Несовпадение сравниваемь 1 х сигналов указывает на нару шение работы устройств.По сравнению с прототипом предлагаемое устройство позволяет обнаруживать ошибки по модулю три, что повышаетдостоверность функционирования устройства. 50 Действительно, достоверность О прототипа определяется вероятностью безотказной работы Ра достоверность Р предлагаемого устройства превышает достоверность Рл . практически на величину (1-Р). 55 дах код остатка от деления контролируемого числа на три, причем при делении числа на три нацело этот код может быть представлен двояко: "11" или "00", Например, код остатка "11" формируется для числа "00011", код "00" - для числа "00000". Чтобы код остатка при делении нацело был однозначно представлен комбинацией "00", сигналы с первого и второго выходов сумматора 4 по модулю три поступают на первые входы соответственно первого 5 и второго 6 элементов И и одновременно на входы элемента И-НЕ 7, Если остаток представлен комбинацией "11", то на выходе элемента И-НЕ 7 формируется "0", в случае других возможных комбинаций; "00", "10" на выходе элемента И-НЕ 7 будет "1", .Сигнал с выхода элемента И - НЕ 7 поступает на вторые входы первого 5 и второго 6 элементовИ. Результат свертки по модулю три в однозначном представлении по переднему фронту синхросигналов СИ записывается в регистр 8. Далее на единичном значении синхросигналов СИ происходит инвертированив входного кода на сумматорах 13 помодулю два группы и вычисляется новый результат свертки по модулю три, однозначное представление которого оказывается на входах регистра 8. Учитывая, что при четномномере разряда результаты свертки инвентарного значения входного кода меняются местами по сравнению с результатом свертки прямого значения входного кода, сравнение сигналов на первом и втором входах регистра 8 соответственно со значениямисигналов на втором и первом выходах регистра 8 позволяютопределить правильность функционирования устройсвта. При совпадении сигналов на первом 9 и на втором 10 5 10 152030 Схема устройства включает в себя следующие стандартные микросхемы: в качестве сумматоров используются микросхемы 155 ИМЗ; регистр, триггер 155 ИР 1, узлы сравнения 155 ТМ 2, элемент ИЛИ 155 ЛП 5, элементы И 155 ЛА 1, элемент И - НЕ 155 ЛА 11.Ф ар мул а и зоб ретен и я Пирамидальная свертка по модулю три по авт, св, М.1105896, о т л и ч а ю щ а я с я тем, что, с целью повышения достоверности работы пирамидальной свертки, в нее введены группа сумматоров по модулю два, два элемента И, элемент И-НЕ, элемент ИЛИ, регистр, два узла сравнения и триггер, причем выходы результата первого и второго разрядов сумматора по модулю три соединены с первыми входами первого и второго элементов И соответственно, выходы результата первого и второго разрядов сумматора по модулю три соединены соответственно с первым и вторым входами элемента И - НЕ, выход которого соединен с вторыми входами первого и второго элементов И, выходы которых соединены с соответствующими разрядами информационного входа регистра, первый и второй разряды информационного выхода которого соединены с первыми информационными входами соответственно первого и второго узлов сравнения, выходы несравнения которых соединены с соответствующими входами элемента ИЛИ, выход которого соединен с информационным входом триггера, выход которого является контрольным выходом пирамидальной свертки, выходы первого и второго элементов И соединены с вторыми информационными входами второго и первого узлов сравнения соответственно, установочные входы регистра и триггера подключены к установочному входу пирамидальной свертки, тактовые входы регистра и триггера подключены к тактовому входу пирамидальной свертки, информационные входы нечетных и четных разрядов сумматоров по модулю о первой ступени пирамидальной свертки подключены к выходам соответствующих сумматоров по модулю два группы, первые информационные входы которых являются соответственно входами нечетных и четных разрядов контролируемого числа пирамидальной свертки, вторые информационные входы сумматоров по модулю два группы подключены к тактовому входу пирамидальной свертки,.юо .РР Фф Составитель А.Дроздехред М. Моргентал Редактор М.Циткина Т Корректор ЭЛончакова Заказ 4163ВНИИП ЯЧ 7 МЧФ ючг н-и УР 8 йи аТираж Подписноеосударственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб 4/5 оизводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина,